Периферийный процессор обработки сигналов

 

1. ПЕРИФЕРИЙНЫЙ -ПРОЦЕССОР ОБРАБОТКИ СИГНАЛОВ, содержащий первый и второй блоки управления, первый и второй блоки сложения., блок умножения , блок коммутации.и блок сопряже- . ния, вход-выход которого объединен с входом блока коммутации и является входом-выходом процессора, выход первого блока управления соединен с управляющим входом первого блока сложения и управляющими входами блока .90пряжения . и блока коммутации, выход которого соединен с первыми входамивыходами первого и второго блоков сложения, первым входом-выходом блока умножения и первыми входами первого и второго блоков управления, выходы признака результата сумьирования первого и второго блоков суммирования и выход признака результата умножени я блока умножения соединены с вторыми входами первого и второго блоков управления , выход второго блока управ-ления соединен с управляюгдими входами второго блока сложения и блока умножения, второй выход-вход второго блока сложения подключен к второму входу-выходу блока умножения, отличающийся тем, что, с целью повышения быстродействия в него введены коммутации состояния и блок коммутации двоичной инверсии, выход которого соединен с первыми входами первого и второго блоков управления , выход второго блока управления подключен к входу блока коммутации состояния, выход которого соединенс BTOjttiMH входами первого и второго блоков управления, блока коммутации двоичной инверсии соединен с вторыми выходами-входами второго блока сложения и блока умножения, а сл второй вход-выход первого блока сложения подклю чен к выходу-входу блрка сопряжения. . 2. Процессор ПОП.1, о т л и ч аю щ и и с. я тем, что блок управления содержит узел памяти дешифратор, регистр команд и регистр состояния выход которбго подключен к первому входу дешифратора; выход котррого сог единен с входом узла памяти, выход 00 которого является выходом блока управления и подключен к второму входу Ш дешифратора, третий вход которогчэ Ф со соединен с выходом.регистра команд, вход которого является первым входом блока управления, а вход регистра состояния является вторым входом блока управления.

СОКИ СОВЕТСНИХ соцИАлистйчесних . РЕСПУБЛИН

З(51) С 06 F 15 3

Ъ

OllHCAHHE ИЗОБРЕТЕНИЯ .

ГОсудАРстВенный КОмитет сссР

llO ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3362039/18-24 (22) 09.12.81 (46) 23.04.83. Бюл. М 15 (72) В.М.Елагин; С.Г.Кальней и

Н.A.Ãóáàðåâ. (53) 681.32(088.8) (56) 1. Патент США Р 4107773, кл. G06F 15/332, опублик. 1978.

2. Микро-ЭВМ "Электроника НЦ-04Т". устройство ПРИ 04-T (@HO; 305.001.TO) (прототип). (54)(57) 1. ПЕРИФЕРИИНЫЯ ПРОЦЕССОР

ОБРАБОТКИ СИГНАЛОВ, содержащий первый и второй блоки управления., первый и второй блоки сложения., блок умножения, блок коммутации. и блок сопряжения, вход-выход которого объединен с входом блока коммутации и является входом -выходом процессора, выход первого блока управления соединен с управляющим входом первого блока сложения и управляющими- входами блока сопряжения и блока коммутации, выход которого .соединен с первыми входамивыходами первого и второго блоков сложения, первым входом-выходом блока умножения и первыми входами первого и второго блоков управления, выходы признака результата суммирования первого и второго блоков суммирования -и выход признака результата умножения блока умножения соединены с вторыми входами первого и второго блоков управления, .выход второго блока управления соединен с управляющими входа„„SU „„1013969 A ми второго блока сложения и блока умножения, второй выход-вход второго блока сложения подключен к второму входу-выходу блока умножения, о тл и ч а ю шийся тем, что, с целью повышения быстродействия в него введены блдк коммутации состояния и блок коммутации двоичной инверсии, выход которого соединен с первыми входами первого и второго блоков управления, выход второго блока управления подключен к входу блока коммутации состояния, выход которого соединен- c âòîðèìè входами первого и второго блоков управления, вход блока коммутации двоичной инверсии соединен с вторыми -выходами-входами второго . 1 блока сложения и блока умножения, а второй вход-выход первого блока сложения подключен к выходу-входу блока сопряжения.

2. Процессор по п.1, о т л и ч аю щ и и с. я тем, что блок управления содержит узел памяти дешифратор, регистр команД и регистр состояния; М 44 выход которбго подключен к первому входу дешифратора, выход которого со-. единен с входом узла памяти, выход 0 которого является .выходом блока уп- фд равления и подключен к второму входу дешифратора, третий вход которого соединен с выходом. регистра. команд, вход которого является первым входом блока управления, а вход регистра Ю состояния является вторым входом блока.управления.

1013969 рую внутреннюю магистраль процессора, используемую для проведения обменов информацией между блоками сложения и умножения и для выдачи адресов и данных из блоков сложения и умножения на вход блока коммутации и далее в магистраль ЭВМ.

Соединение выхода первого устройства управления с входами управления первого блока сложения, регистрации блоков коммутации и блоком сопряжения образует первую магистраль управления, используемую для передачи кодов управления.

Соединение выхода второго устройства управления с входами управления второго блока сложения и блока умножения образует вторую магистраль управления, используемую для передачи кодов управления. Соединение выходов состояния обоих блоков сложения и блока умножения с входом состояния первого устройства управления образу— ет магистраль состояния, в которую выдаются коды признаков результатов выполненных операций..

Распределение функций обработки данных между первым блоком сложения, с одной стороны, и блоками сложения и умножения, с другой, дает возможность уменьшить объем пажити устройства управления и увеличить быстродействие процессора за счет совмещения выполнения арифметических действий в блоках сложения и умножения с вычислением адресов в блоке сложения.

Дополнительным ресурсом повышения производительности является воэможность подключения нескольких процессоров, работающих с общей памятью к одной магистрали ЭВМ (2).

Недостатком известного процессора является низкое быстродействие.

Целью изобретения является повыше. ние быстродействия процессора на задачах цифровой обработки сигналов.

Указанная цель достигается тем, что в периферийный процессор обработки сигналов, содержащий первый и второй блбки управления, первый и второй блоки сложения, блок умножения, блок коммутации и блок сопряжения, входвыход которого объединен с входом блока коммутации и является входомвыходом процессора, выход первого блока управления соединен с управляющим входом первого блока сложения и управляющими входами блока сопряжения и блока коммутации, выход которого соединен с Первыми входами-выходами первого и второго блоков сложения, первым входом-выходом блока умножения и первыми входами первого и второго блоков управления, выходы признака результата суммирования первого и второго блоков суммирования и выход признака результата умножения блока умножения соединены с вторыми входами

Изобретение относится к микроэлектронике и вычислительной технике и может быть использовано для построения вычислительных систем цифровой . обработки сигналов в реальном времени. 5

Известен специализированный периферийный процессор для обработки массивов информации, содержащий арифметическое устройство, выполняющее арифметические действия над числами, 10 представленными в форме с фиксированной или плавающей запятой, внутреннюю память, состоящую из двух независимых блоков, одновременно осуществляющих обмены с памятью. центрального процес- 15 сора и арифметическим устройством, три устройства управления на основе

ПЗУ, управляющие работой памяти, арифметического устройства и обмена информацией между памятью периферийного процессора и памятью центрального процессора.

Трубопроводный принцип организации структуры процессора позволяет достичь высоких показателей быстродействия эа счет перекрытия и распараллеливания обработки информации.

Распределение функций обработки данных между центральным и периферийным процессорами позволяет строить оптимальным образом специальные алгоритмы спектрального анализа. Существует возможность улучшения характеристик систем путем подключения к одному центральному процессору нескольких периферийных 1 .

Однако специализированный периферийный процессор приводит к большим аппаратурным затратам, что исключает возможность его использования в вычислительных системах с жестким 40 ограничением на объем оборудования.

Наиболее близким к изобретению по технической сущности является процессор, лрименяемый в ЭВМ, с асинхронным, унифицированным интерфейсом, 45 подключаемый к магистрали ЭВМ и состоящий иэ регистров блока коммутации и блока сопряжения, двух блоков сложения, блока умножения, двух уст ройств управления, связанных между собой внутренними информационными магистралями процессора и магистралями управления,.причем соединение первых входов-выходов блоков сложения, блока умножения, командных входов первого и второго устройств управления, входа состояния .второго устройства управления и выхода блока коммутации образует первую внутреннюю магистраль процессора; используемую для приема данных и команд из памяти и проведения обменов информацией между блоками сложения и умножения.

Соединение вторых входов-выходов блоков сложения, блока умножения и входа блока коммутации образует вто- 65

1013969

65 первого и второго блоков управления, выход второго блока управления соединен с управляющими входами второго блока сложения и блока умножения,второй выход-вход второго блока сложения подключен к второму входу-выходу блока умножения, введены блок коммутации состояния и блок коммутации двоичной инверсии, выход которого соединен с первыми входами первого и.второго блоков управления, выход второго блока управления подключен к входу блока коммутации состояния, выход которого соединен с вторыми входами .первого и второго блоков управления, вход. блока коммутации двоичной инверсии соединен с вторыми выходами-входами второго блока сложения и блока умножения, а второй вход-выход первого блока сложения подключен к выходувходу блока сопряжения.

Причем блок управления содержит узел памяти, дешифратор, регистр команд и регистр состояний, выход которого подключен к первому входу дешифратора, выход которого соединен с входом узла памяти, выход которого является выходом блока управления и подключен к второму входу дешифратора, третий вход которого соединен с выходом регистра команд, вход которого является первым входом блока уп равления, а вход регистра состояния является вторым входом блока управления.

На фиг.1 представлена функциональная схема периферийного-процессора; на фиг.2 — функциональная схема блока сложения, на фиг.3 - -функциональная схема блока умножения; на фиг.4 функциональная схема устройства управления, на фиг.5 — функциональная схема блока сопряжения.

Периферийный процессор обработки сигналов (фиг.g) подключен к магистрали 1 ЭВМ с асинхронным унифицированным интерфейсом. Процессор содер- жит блок 2 коммутации, блок 3 сопряжения, блок 4 коммутации двоичной инверсии, первый блок 5 сложения, второй блок 6 сложения, блок 7 умножения, первый блок.8 управления, второй блок 9 управления и блок 10 коммутации состояния.

Вход-выход 11 первого блока 5 сложения соединен с магистралью 1 ЭВМ.

Первая внутренняя магистраль 12 процессора соединяет первые входы-выхо.ды первого блока 5 сложения, второго бло ка 6 сложения и блока 7 умножения, коман дные входы блоков 8 и 9 управления, выходы блока 2 коммутации и блока -4 коммутации двоичной инверсии. Магистраль 13 состояния соединяет выходы с;.стояния блоков 5-7, блока 10 комму-. тации состояния и входы состояния блоков 8 и 9 управления. Вторая внутренняя магистраль 14 процессора соединяет вторые входы-выходы второго блока 6 сложения и блока 7 умножения с входом блока 4 коммутации двоичной инверсии. Первая магистраль 15 управления соединяет выход первого блока

8 управления с управляющими входами первого блока 5 сложения, блока 2 коммутации и блока 3 сопряжения. Вторая магистраль 16 управления соединя-. ет выход второго блока 9 управления

10 с управляющими входами второго блока

6 сложения, блока 7 умножения, блока

10 коммутации состояния и с управляюирм входом 17 блока 4 коммутации двоичной инверсии.

Регистр блока 2. коммутации предназначен для буферизации принимаемых из магистрали 1 команд и данных и трансляции их в первую внутреннюю магистраль 12 процессора.

Каждый блок 5 и 6 сложения процессора (фиг.2) включает узел коммутатора 18, дешифратор 19, сумматор- 20, регистр 21 состояния и регистры 22 общего назначения, соединенные между собой цепями 23-26.

Коммутатор 18 соединяет выходную цепь 24 блока сложения с первым 11. (14) и вторым 12 входами-выходами данных блоков 5 и 6 сложения. Дешифратор 19 преобразует поступающие по

З0 входу 15 управления коды в сигналы управления и выдает их по цепи 23 на все схемы блока сложения. Сумматор

20 выполняет- набор арифметических и логическчх операций над данными, по-.

35 ступающими на него по входам 24 и 25.

На регистре 21 состояния хранятся признаки результата сумматора, записываемые в йего по цепи 26 и выдаваемые из блока сложения по цепи 13. Ре40 гистры 22 общего назначения предназ---. начены для временного хранения информации внутри блока сложения.

Блок 7 умножения (фиг.3) состоит из двух регистров 27 и 28, умножителя 29, регистра 30 состояния и дешифратора 31 кодов управления.

В регистрах 27 и 28 запоминаются операции, поступающие по первому и второму входам-выходам 12, 14 данных на .блок умножения. После выполнения операции умножения умножителем 29 над содержимым регистров 27 и 28, поступающим на умножитель по цепям

32 и 33, результат умножения записывается в регистры 27 и 28.

55 Дешифратор 31 кодов управления блока умножения преобразует поступающие на вход 16 управления коды в управляющие сигналы для всех схем блока умножения, выдаваемых им по це60 пи 34.

Признаки состояния результата выполнения операции умножения записыва.— ются в регистр 30 состояния блока умножения по цепи 35.

1013969

Каждый блок 8 и 9 управления (фиг.4) процессора состоит из узла

36 памяти, дешифратора 37, регистра

38 команд и регистра 39 состояния, соединенных цепями 40-43, Коммутатор двоичной инверсии пред- 5 ставляет собой управляемый коммутатор выполняющий функции: при наличии логической единицы на входе 17, информация из i-й линии магистрали 14 передается в (15-i) линию магистрали 12,30 при наличии логического нуля на входе

17 передача информации из магистрали

14 в магистраль 17 через блок 4 прекращается.

Блок 3 сопряжения (фиг. 5) содержит четыре усилителя 44-47,. инвертор

48, восемь элементов И 49-56, три элемента ИЛИ 57-59 и 0-триггер 60.

Со стороны процессора в блок сопряже. 20 ния входят линии запроса прерывания

61, запроса обмена 62 и чтения 63, входящие в состав первой магистрали

15 управления, линии сопровождения выдачи данных 64 по магистрали 11 и сопровождения приема данных 65 по магистрали 12. Со стороны ЭВМ в блок сопряжения входят линии разрешения прерывания 66, разрешения обмена 67, подтверждения приема 68 и установки

69, входящие в состав магистрали 1.

Иэ блока 3 сопряжения процессора выходят линии разрешения выдачи 70 (иэ группы линий 15), подтверждениях при. ема 71 по магистрали 11, управления блоком комиутации 72 и завершения .об. З5 мена из группы линий 15 и сопровожде. ния выдачи данных 73 и 74 по магистрали 14. Из блока сопряжения на ма .гистраль ЭВМ выходят линии запроса прерывания 75,.запроса обмена 76, 40 сопровождения выдачи данных 77 и чтения 78.

Блок сопряжения выполняет временные диаграммы выполнения операции чтения, записи и прерывания по магист-45 рали 1 в соответствии со стандартом.

Блок 10 коммутации состояний позволяет передавать с выхода устройства

9 управления в региСтр 39 состояния устрОйства 8 управления КОды сОстОя- 50 иий, хранящиеся в устрбйстве 9 управления и, тем самым, влиять на выходные управляющие сигналы устройства 8 управления, т.е. наменять порядок обработки данных в процессоре в зави-. симости от результатов не только непосредственно предшествующих выборке управляющих сигналов, но и Любой ранее выполняемой операции. Схема коммутации состояний представляет собой находящиеся под Общим управлением 60 ключевые элементы, которые в открытом состоянии пропускают информационные сигналы из магистрали 16 управления в магистраль 13 состояний, а в закрытом состоянии — HG-пропускают.

Процессор работает следующим образом.

Включение питания приводит все блоки 3, 5, 6-9 процессора в исходное состояние и переводит его в состояние "Стоп". Иэ состояния "Стоп" процессор может быть выведен загрузкой команды "Пуск", например, с пульта или из центрального процессора ЭВМ, поступающей из магистрали

1 ЭВМ через блок 2 коммутации и внутреннюю магистраль 12 на командные входы блоков 8 и 9 управления. После этого процессор начинает последовательное выполнение команд, хранящихся в памяти ЭВМ.

Цикл выполнения команды можно разделить на следующие этапы выборка операции, выполнение операции; запись результата операции) проверка условия завершения выполнения команды, выборка кода следующей команды.

На первом этапе в зависимости от кода команды происходит выборка одного или нескольких операндов из памяти по адресам, вйчйсляемым блоком 5 сложения и выдаваемым через магистраль

11 в магистраль 1 ЭВМ и приема их из магистрали 1 ЭВМ через блок 2 коммутации и магистраль 12 в один из блоков 5, 6 сложения и блока умножения

7. На втором этапе выполняется операция блоками сложения 5,6 и умножения

7 и вырабатываются признаки результата операции.

На третьем этапе результат операции записывается на регистры одного . иэ блоков сложения 5, 6 или умножения

7 или записывается в память. В Оследнем случае блок сложения вычисляет адрес записи результата и выдает его через магистраль 11 в магистраль 1

ЭВМ. Далее результат операции транслируется из внутренней магистрали 12 через блок 5 сложения в магистраль 11 и в магистраль 1 ЭВМ. На четвертом этапе вырабатывается условие завершения выполнения команды, например признак обнуления счетчика циклов, и принимается через магистраль 13 сос.— тояния на вход состояния блоков 8 и 9 управления. По результатам анализа признака завершения выполнения команды происходит переход к первому или пятому этапу выполнения команды. На пятом этапе блоком 5 сложения вычисляется адрес следующей команды и выдается через магистраль 11 в магист раль 1 ЭВМ. Считанный код команды из магистрали 1 ЭВМ через блок 2 коммутации и магистраль 12 поступает на командные входы блоков 8 и 9 управления.

Наличие связи магистрали состояния процессора с входом состояния второго устройства управления обеспечивает воэможность выполнения циклических команд обработки массивов, что приво-

1013969

Puz.t дит к повышению быстродействия на

19 тактов: 14 эа счет исключения коЪ манд увеличення счетчика длины вектора и условной передачи управления, обеспечивающих конец цикла, и 5 тактов благодаря исключению необходимости обращения в память- за командой" при обработке каждого элемента вектора.

Таким образом, время выполнения каждого шага векторной операции уменьшается, в зависимости от типа операции (базовая операция Фурье, скалярное произведение, полином и т.д.) с 30-40 машинных тактов до 10-20 тактов или в среднем в 2,3 раза. Введение блока

5 коммутации двоичной инверсии сокращает время выполнения операции подготовки пассива и операции БП в среднем с 600 до 12 тактов на пересылку слова или в 50 раз.

1023969

Фиг. 4

Составитель А. Баранов

Редактор A.Øèøêèíà Техред Т.Фанта Корректор И.Шулла

Закай 3006/58 Тираж 704, Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и откритий

113035, Москва, Ж-35, Рауыская наб., д.4/5

Филиал ППП "Патент", r.Óæãoðîä, ул.Проектная, 4

Периферийный процессор обработки сигналов Периферийный процессор обработки сигналов Периферийный процессор обработки сигналов Периферийный процессор обработки сигналов Периферийный процессор обработки сигналов Периферийный процессор обработки сигналов 

 

Похожие патенты:

Вокодер // 909676

Периферийный процессор обработки сигналов

Наверх