Двоично-десятичное арифметико-логическое устройство накапливающего типа

 

ДВОИЧНО-ДЕСЯТИЧНОЕ АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО НАКАПЛИВАЮЩЕГО ТИПА, каждый разряд которого содержит элементы И, ИЛИ, элемент памяти и мультиплексор, стробирующий вход которого подсоединен к входу разряжения работы устройства, информационные входы мультиплексора подключены к первому, второму, третьему и четвертому настроечным входам устройства соответственно, управляющие входы мультиплексора подключены к информационному входу данного разряда устройства и к выходу элемента памя- , ти данного разряда устройства соответственно , вход которого подключен к выходу первого элемента ИЛИ, первый вход которого подключен к выходу мультиплексора, второй вход первого элемента ИЛИ подключен к входу переноса из предыдущего разряда устройства и к первому входу первого элемента И, второй вход которого подключен к выходу элемента памяти, вы ход первого элемента И соединен с первым входом второго элемента ИЛИ, выход элемента памяти подключен к выходу суммы данного ра;зряда устройства , отличающееся тем, что, с целью расширения области применения за счет возможности реализации операций над десятично-двоичными числами, каждая тетрада разрядов устройства содержит элементы ИЛИ и блок коррекции, каждый разряд устройства содержит элемент задержки и второй элемент И, первь1Й вход которого подключен к пятому настроечному входу устройства, второй, третий и четвертый входы второго Элемента И подключены к входу разрешения работы устройства, информационному входу данного разряда устройства и к ВЫХ9ДУ элемента памяти дан ного разряда устройства соответствен (Л но, выход второго элемента И соединен с вторым входом второго элемента ИЛИ, выход которого подключен к входу S элемента задержки, выход которого еподключен к выходу переноса из данного разряда устройства, при этом каждый элемент памяти содержит тригD N9 гер и элемент задержки, вход которого подключен к входу элемента памяiU ти, выход элемента задержки подклю:о чен к счетному входу триггера, выход которого подключен к выходу lib элемента памяти, выход блока коррекции каждой тетрады разрядов устройства подключен к первым входам элементов ИЛИ данной тетрады устройства , второй вход первого элемента ИЛИ данной тетрады разрядов устройства подключен к выходу переноса из первого разряда данной тет ,рады разрядов устройства, выход первого элемента ИЛИ данной тетрады разрядов устройства соединен с входом

СО)ОЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 3(1) G 06 F 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3360927/18-24 (22) 08.12.81 (46) 23.06.83. Бюл.)1 23 (72) В,Д,Козюминский, B.À.Èèùåíêî, А.В.Гурьянов и С,М.Терешко (53) 681 ° 325(088.8) (56) 1. Шигин А.Г.Цифровые вычислительные машины. М., "Энергия", 1971, с. 46, рис ° 940.

2. Авторское свидетельство СССР

Ю 920708, кл. G 06 F 7/50, 1979 (прототип). (54)(57) ДВОИЧНО-ДЕСЯТИЧНОЕ АРИФМЕТИК0-ЛОГИЧЕСКОЕ УСТРОЙСТВО НАКАПЛИВАЮЩЕГО ТИПА, каждый разряд которого содержит элементы И, ИЛИ, элемент памяти H мультиплексор, стробирующий вход которого подсоединен к входу разряжения работы устройства, информационные входы мультиплексора подключены к первому, второму, третьему и четвертому настроечным входам устройства соответственно, управляющие входы мультиплексора подключены к информационному входу данного разряда устройства и к выходу элемента памяти данного разряда устройства соответственно, вход которого подключен к выходу первого элемента ИЛИ, первый вход которого подключен к выходу мультиплексора, второй вход первого элемента ИЛИ подключен к входу пере" носа из предыдущего разряда устройства и к первому входу первого элемента И, второй вход которого подключен к выходу элемента памяти, вь)ход первого элемента И соединен с первым входом второго элемента. ИЛИ, выход элемента памяти подключен к выходу суммы данного разряда уст" ройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет возможности реализации операций над десятично-двоичными числами, каждая тетрада разрядов устройства содержит элементы ИЛИ и блок коррекции, каждый разряд устройства содержит элемент задержки и второй элемент И, первый вход которого подключен к пятому нвстроеч" ному входу устройства, второй,,третий и четвертый входы второго элемента И подключены к входу разрешения работы устройства, информационному входу данного разряда устройства и к выходу элемента памяти данного разряда устройства соответственно, выход второго элемента И соединен с вторым входом второго элемента

ИЛИ, выход которого подключен к входу элемента задержки, выход которого (:. подключен к выходу переноса из данного разряда устройства, при этом каждый элемент памяти содержит триггер и элемент задержки, вход которого подключен к входу элемента памяти, выход элемента задержки подключен к счетному входу триггера, выход которого подключен к выходу элемента памяти, выход блока кор" рекции каждой тетрады разрядов уст-. ройства подключен к первым входам элементов ИЛИ данной тетрады устройства, второй вход первого элемента ИЛИ данной тетрады разрядов устройства подключен к выходу переноса из первого разряда данной тетрады разрядов устройства, еыход первого элемента ИЛИ данной тетрады разрядов устройства соединен с входом

1024904

t0

25 переноса во второй разряд данной тетрады разрядов устройства, выход переноса которого соединен с вторым входом второго элемента ИЛИ данной тетрады разрядов устройства, выход которого соединен с входом переноса в третий разряд данной тетрады разрядов устройства, входы блока кор" рекции данной тетрады разрядов устройства подключены к выходу перено" са из четвертого разряда данной тетради разрядов устройства, к выходам суммы второго, третьего и четвертого разрядов данном тетрады разрядов устройства и к входу разрешения выполнения операций над десятично-двоичными числами устройства соответственно, при этом блок коррекции каж" дой тетрады разрядов устройства содержит элементы И, ИЛИ и триггер, причем входы первого элемента ИЛИ подключены к входам суммы второго и

Устройство относится к вычислительной технике и предназначено для арифметической и логической обработ- ки двоичных и двоично-десятичных кодов.

Известно устройство для сложения двоично-десятичных кодов, содержа" щее сумматоры, схемы переноса и коррекции P1) .

Недостатком устройства является . то, что оно не реализует операций сложения двоичных кодов, а также не реализует логических операций.

Наиболее близким по технической сущности к изобретению является устройство для арифметической и логи" ческой обработки кодов, каждый разряд которого содержит элемент И, два элемента ИЛИ, триггер и два муль. типлексора, входы которых подключены к управляющим входам устройства, а их управляющие входы подключены к информационным входам данного разряда и выходу триггера, счетный вход которого подключен к выходу первого элемента ИЛИ, входы которого подключены к выходу первого мультиплексора и выходу переноса разряда. Стробиру" ющие входы мультиплексоров подключетретьего разрядов. данной тетрады разрядов устройства блока соответственно, выход первого элемента ИЛИ подключен к первому входу первого элемента И, второй вход которого падклю. чен к входу суммы третьего разряда данной тетрады разрядов устройства блока, выход первого элемента И подключен к первому входу второго элемента ИЛИ, второй вход которого подключен к входу переноса из четвертого разряда данной тетрады разрядов устройства, выход второго элемента ИЛИ подключен к входу триггера, выход, которого подключен к первому входу второго элемента И, второй вход которого подключен к входу разрешения выполнения операций над десятично-двоичными числами устройства, выход второго элемента И подключен к выходу блока коррекции данной тетрады разрядов устройства. ны к входу разрешения выполнения операций устройства. Выход второго мультиплексора подключен к первому входу второго элемента ИЛИ, выход кОторого является выходом переноса разряда, а его второй вход подключен к выходу элемента И, первый вход которого подключен к входу переноса разряда, а второй - к выходу триггера. Выход триггера, является .e0"" ходом результата данного разрядами 21.

Недостатком известного устройст ва является то, что оно реализует операции арифметической и логической обработки двоичных сичел, но не реализует операции над двоично-десятичными кодами, что ограничивает область его применения.

Целью изобретения является расширение области применения за счет возможности реализации операций над двоично-десятичными числами.

Поставленная цель достигается тем, что в двоично-десятичном арифФ метико-логическом устройстве накапливающего типа, каждый разряд которого содержит. элементы И, ИЛИ, элемент памяти и мультиплексор,стро024904 4 ной тетрады разрядов устройства, выход переноса которого соединен с вто. рым входом второго элемента ИЛИ данной тетрады разрядов устройства, выход которого соединен с входом переноса в третий разряд данной тетрады разрядов устройства, входы блока коррекции данной тетрады разрядов устройства подключены к выходу переноса из четвертого разряда данной тетрады разрядов устройства, к выходам суммы второго, третьего и четвертого разрядов данной тетрады разрядов устройства и к входу разрешения выf5 полнения операций над десятично-дво" ичными числами устройства соответственно, при этом блок коррекции каждой тетрады разрядов устройства со" держит элементы И., ИЛИ и триггер,. причем входы первого элемента ИЛИподклюЧены к входам суммы второго и третьего разрядов данной тетрады разрядов устройства блока соответственно, выход первого элемента ИЛИ подключен к первому входу первого элемента И, второй вход которого подключен к входу суммы третьего разряда данной тетрады разрядов устройства блока, выход первого элемента И

30 подключен к первому входу второго элемента ИЛИ,,второй вход которого подключен к входу переноса из четвертого разряда данной тетрады раэ" рядов устройства, выход второго элемента ИЛИ подключен к входу триггеЗ5 ра, выход которого подключен к первому входу второго элемента И, второй вход которого подключен к входу разрешения выполнения операций над десятично-двоичными числами устройст40 ва, выход второго элемента И подключен к выходу блока коррекции данной тетрады разрядов устройства.

3 1 бирующий вход которого подсоединен к входу разряжения работы устройства, информационные входы мультиплексора подключены к первому, второму

1 третьему и четвертому настроечным входам устройства соответственно, управляющие входы мультиплексора подключены к информационному входу данного разряда устройства и к выходу элемента памяти данного разряда устройства соответственно, вход которого подключен к выходу первого эле . мента ИЛИ, первый вход которого подключен к выходу мультиплексора, второй вход первого элемента ИЛИ подключен к входу переноса из предыдущего разряда устройства и к первому входу первого элемента И, второй вход которого подключен к выходу элемента памяти, выход первого элемента И .соединен с первым входом второго элемента ИЛИ, выход элемента памяти подключен к выходу суммы данного раз. ряда устройства, каждая тетрада разрядов устройства содержит элементы

ИЛИ и блок коррекции, каждый разряд устройства содержит элемент задержки и второй элемент И, первый вход ко-. торого подключен к пятому настроеч.ному входу устройства, второй, третий и четвертый входы второго элемента

И,подключены к входу разрешения ра боты устройства, информационному входу данного разряда устройства и к выходу элемента памяти данного разряда устройства соответственно, выход второго элемента И соединен с вторым входом второго элемента ИЛИ, выход которого подключен к входу элемента задержки, выход которого подключен к выходу переноса из данного разряда устройства, при этом каждый .элемент памяти содержит триггер и элемент задержки, вход которого подключен к входу элемента памяти, выход элемента задержки подключен к счетному входу триггера, выход которого подключен к выходу элемента памяти, выход блока коррекции каждой тетрады разрядов устройства подключен к первым входам элементов ИЛИ данной тет- рады устройства, второй вход первого элемента ИЛИ данной .тетрады разрядов устройства подключен к выходу пере1носа из первого разряда данной тетрады разрядов устройства, выход пер". вого элемента ИЛИ данной тетрады разрядов устройства соединен с вхо. дом переноса во второй разряд дан4

Схема предлагаемого устройства

45 реализует 16 логических операций над кодами А и 8, операцию, арифметичес" кого сложения как двоичных, .так и двоично"десятичных кодов А и В.

На фиг. 1 представлена схема тет рады предлагаемого устройства; на фиг.2 - схема одноразрядного накапливающего сумматора; на фиг. 3схема мультиплексора; на фиг.4 -скеИ ма блока коррекции; на фиг.5 " схема элемента памяти.

Схема тетрады предлагаемого.уст ройства содержит накапливающие од1024904 норазрядные сумматоры 1-4, блок коррекции 5, элементы ИЛИ 6 и 7„: информационные входы 8-11, выходы ре" зультата 12-15, вход переноса 16 и выход переноса 17, вход разрешения работы устройства 18, группу входов настроек 19 и вход настройки 20.

Одноразрядный накапливающий сумма тор содержит мультиплексор 21, weменты И 22 и 23-, ИЛИ 24 и 25, элемент памяти 26, элемент задержки

27, стробирующий вход 28, информационный вход 29, вход переноса 30, настроечные входы 31-35, выход результата 36 и выход переноса 37.

Мультиплексор содержит элементы

И 38 41, ИЛИ 42, НЕ 43 и 44, управляющие входы 45"46, синхровход 47, информационные входы 48-51, выход

52.

Блок коррекции содержит элементы

И 53 и 54, ИЛИ 55 и 56, триггер 57, входы 58"63 и выход 64.

Элемент памяти содержит триггер 65, счетный вход которого подключен к выходу элемента задержки

66, вход которого является счетным входом элемента памяти 67, а выход триггера подключен к выходу элемента памяти 68.

В схеме одноразрядного накапливающего сумматора (фиг.2 ) управляющие входы мультиплексора 21 подключены к страбирующему входу разряда

28, к информационному входу 29 и выходу элемента памяти 26, информационные входы мультиплексора 21 подключены к настроечным входам 31-34 разряда. Выход мультиплексора 21 соединен с входом элемента ИЛИ 24, другой вход которого подключен к входу переноса 30 разряда, а его выход - к счетному входу элемента памяти 26, выход которого является выходом результата 36 разряда, Входы элемента И 22 подключены соответственно:

1-й вход к выходу элемента памяти

26, 2-й вход к информационному входу 29 разряда, 3-й вход обьединен. с синхровходом мультиплексора 21 и подключен к стробирующему входу 28, 4-й вход - к настроечному входу 35.

Выход элемента И 22 соединен с входом элемента ИЛИ 25, другой вход которого подключен к входу элемеита И 23, входы которого подключены к выходу элемента памяти 26 и входу переноса 30. Выход элемента задержки 27 является выходом переноса 37 разряда, а его вход подключен к выходу элемента И 25.

В схеме тетрады устройства (фиг.11 настроечные входы 3,1-35 одноразряд5 ных накапливающих сумматоров (фиг.2) подключены к группе настроечных входов 19 устройства, а их стробирующие входы 28 - к соответствующему входу 18 устройства. Вход переноса

10 одноразрядного накапливающего сумматора 1 является входом переноса 16 тетрады, а выход переноса накапливающего сумматора 4 - выходом переноса 17 тетрады. Входы блока коррекции

15 5 подключены к выходам результатов разрядов сумматоров 2-4 и выходу переноса сумматора 4. Выход блока коррекции подключен к первым входам элементов ИЛИ 6 и 7, вторые входы

20 которых подключены к выходам переноса соответственно разрядов сумматоров 1 и 2, а выходы элементов ИЛИ 6 и 7 подключены к входам переносов соответственно разрядов

25 сумматоров 2 и 3.

В блоке коррекции(фиг.4)входы элемента ИЛИ 55 подключены к входам блока 58 и 59, а его выход - с первым входом элемента И 53, второй зо вход которого подключен к входу 60 блока. Выход элемента И 53 соединен с входом элемента ИЛИ 56, другой вход которого подключен к входу 61 блока коррекции. Выход элемента

З5 ИЛИ 56 подключен к входу установки триггера 57 в единичное состояние, а его нулевой вход - к входу 62 установки блока коррекции в исходное .состояние. Выход триггера 57 соеди4 нен с входом элемента И 54, другой

40 вход которого подключен к входу

63 блока коррекции, а выход эле:мента И 54 является выходом 64 блока коррекции.

Устройство работает следующим образом.

На информационные входы 8-11 тетрады устройства ф фиг.1) подается че- тырехразрядный двоичный или двоичнодесятичный код Ар А Я< А1. Код второго операнда, участвующего в выполняемой операции, предварительно заносится в элемент памяти 26 одноразрядных сумматоров (фиг.2).

Настройка устройства на выполне55 ние требуемой операции осуществляется с помощью .группы настроечных входов 19, которая включает настроечные входы 31-35 разрядов уст1024904

Код настройки

L 1

Операция

У йп

u„(0

1 Константа 0

2 Константа 1 ройства. После настройки устройства подачи на его входы 8-11 кода входного операнда А для исполнения операции на вход 18 подается сигнал разрешения работы устройства. При этом на вход 16 тетрады поступают сигналы переноса Р0 из младшей тетрады в многоразрядном устройстве, а с выхода

17 снимается сигнал переноса Р4 в старшую тетраду разрядов.

Если выполняется операция над двоично-десятичными кодами, то для коррекции результата,.заключающейся в прибавлении кода 0110 к получаемому результату, на вход 20 подается сигнал Ц . Сигнал il для получения правильного результата должен подаваться после окончания распространения в схеме переносов, возникающих в результате двоичного сложения. С выходов 12-15 тетрады снимается результат S S S S операции. После выполнения операции состояние элементов памяти 26 каждого разряда соответствует значению сигнала результата операции в данном разряде, В схеме разряда (фиг.2) мультиплексор 21 с помощью сигналов К,1- 04, подаваемых на входы 31-34, может быть настроен на выполнение любой логической функции от входных информационных сигналов А;, подаваемого на вход 29, и В„, снимаемого с выхода элемента памяти 26. Из схемы мультиплексора (фиг.3) следует, что для реализации в нем некоторой логической функции f (А„-, В ) достаточно поло-. жить значения сигналов И ()=1,4) рав3 ными значению этой Функции на j-м наборе переменных А„ и S.. Выходной сигнал в мультиплексоре 21 формируется только с приходом сигнала разрешения выполнения операции С, подаваемого на стробирующий вход 28 разряда. Сигнал с выхода мультиплексора 21 через элемент ИЛИ 24 поступает на счетный вход элемента памяти 26. С помощью элементов И 2123, ИЛИ 25 в схеме разряда формируется сигнал переноса при выполнении операции сложения Q< =1, а при выполнении логических операций =0.

Элемент задержки 27 обеспечивает cor5 ласование времени распространения .сигнала между разрядами со временем срабатывания схемы разряда. Конструк« ция элемента памяти должна обеспечивать надежную работу данного разря1ц да устройства. Возможное ненадежное срабатывание схемы разряда объясняется тем, что на счетный вход элемента памяти 26 через элемент ИЛИ 24 воздействует сигнал переноса Р„

15 одновременно выходной сигнал элемента памяти и сигнал P„< поступают на вход элемента И 23 для формирования распространяющегося выходного сигнала переноса. Для правильного форми20 рования сигнала переноса на выходе элемента И 23 длительность сигнала

Р„ на входе 30 должна быть меньше времени, исчисляемого с момента поступления сигнала Р„- „ и до момента пе25 рехода элемейта памяти 26 в новое состояние.

При малой величине этого времени предъявляются жесткие требования к длительности сигнала -Р„., ко30 торые не всегда удается обеспечить из-за разброса параметров элементов схемы. Поэтому в схему элемента памяти (фиг.5) включен элемент задержки 66, параметры задержки которого выбираются исходя из обеспечения надежного срабатывания схемы разряда.

Наиболее целесообразно для надежной работы схемы разряда в качестве элемента памяти применять двухступенчатый Т-триггер. В этом случае независимо от длительности входного сиг" нала элемент памяти переходит в новое состояние по заднему фронту этого сигнала, следовательно всегда

4 выполняется условие устойчивой работы схемы.

Операции и соответствующие коды настройки для одноразрядных сумматоров приведены в таблице. ч > 4 1 . у

1024904

Продолжение таблицы

Код настройки и,, j u пп

Операция

О О

Л В

A В

А В.А В

АЧВ

О

АчВ

АчВ

12 О

АчВ

0.0

l6

А+В

А+В

A+8

0

А+В

При выполнении арифметических операций над двоично-десятичными входами в конце выполнения операций необходима коррекция результата. Эта коррекция осуществляется с помощью блока коррекции (фиг.3). На входы

58"61 блока .коррекции подаются сиг-. налы S<, S, Ьд, Р4. Под действием этих сигналов при выполнении условия (S< S>) S4v Р в(тРиггеР 57 переводится в состояние 1", свидетельствующее о необходимости коррекции результата в тетраде. После того как на вход блока коррекции будет подан разрешающий сигнал Ко на выходе блока коррекции формируется сигнал коррекции К, который поступает на вход эле" ментов ИЛИ 6 и 7 (фиг.1) и далее в качестве сигнала переноса во втором

40 и третьем разряде суммируется с результатом S 4 S q 5 g S j хранящимся е триггерах. К длительности сигнала коррекции К предъявляются такие we требования, как и к сигналу Р . Эта, 4S длительность обеспечивается соответствующими параметрами сигнала Я, на входе 63 схемы коррекции.

Таким образом, предлагаемое уст" ройство, кроме основных логических операций и операций арифметического сложения над двоичными кодами, позволяет выполнять арифметические операции сложения над двоично"десятичными

55 кодами,что расширяет область применения предлагаемого устройства по сравнению с устройством-прототипом.

1024904

1024904 г

Составитель В. Каиданов

Редактор В.Данко, Техред А.Ач Корректор S.Гирняк

Заказ 4396/45 - Тиращ 706,Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, 3-35» Раушская наб., д. 4/5

Филиал nllA "Патент", г. Ужгород, ул. Проектная, 4