Устройство для выравнивания порядков чисел

 

1. УСТРОЙСТВО ДЛЯ ВЫРАВНИВАНИЯ ПОРЯДКОВ ЧИСЯЛ, содержащее первый и второй регистры порядков, первь й и второй регистры мантисс, блок сравнения, отличающееся тем, что, с целью сокращения аппаратурных затрат, содержит динамический регистр, два триггера, одноразрядный сумматор, буферный регистр, семь элементов И, шесть элементов запрета, одиннадцать элементов ИЛИ, причем первый и второй выходы блока сравнения подкгж)чены соответственно к входам первого и второго триггеров, нулевые выходы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ, первым и вторым входами первого элемента И, выход которого соединен с шиной конца выравнивания порядков устройства и управляющим входом первого элемента запрета, вход которого соединен с первой тактовой шиной устройства и управляющим входом второго элемента запрета , вход которого соединен с выходом буферного регистра, вход которого соединен с выходом переноса одноразрядного сумматора, первый и второй входы которого соединены соответственно с выходами второго и третьего элементов И, а вход переноса с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов запрета, выход суммы одноразрядного сумматора соединен с входом динамического регистра, выход которого соединен с. первыми с S входами третьего и четвертого элементов запрета, управляю1цие входы ко (Л торых соединены с второй тактовой шиной устройства и первыми входами четвертого и пятого элементов ИЛИ, вторые входы которых соединены соответственно с единичными выходами первого и второго триггеров, вторыми входами третьего и четвертого элементов запрета, первыми входами второго и третьего элементов И, первыми входасо о со ми пятого и шестого элементов запрета , выходы четвертого и пятого элементов ИЛИ соединены соответственно с первыми входами четвертого и пятого СХ) элементов И, вторые входы которых соединены соответственно с выходами первого и второго регистров порядков, вторыми входами третьего и второго элементов И, входы первого и второго регистров порядков соединены соответственно с первым и вторым входами блока сравнения, с выходами шестого и седьмого элементов ИЛИ, первые входы которых соединены соответственно с выходами четвертого и пятого эле

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК з 50 0 06 Е 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

l2)> 3431196/18-24 (2?) 2/.04.8?. (46) 23.07.83. Вюл. 1" 27 (77) В.И„ Корнейчук, В.fl Тарасенко, Я.И. Торошанко и Фам Тин Нгил !Вьетнам) (71) Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (53) 68 1.325(088 ° 8) (56) 1. Само®алов К.Г., Корнейчук В.11, Тарасенко В.ц. Электронные цифровые вычислительные машины. Киев, "Вища школа", 1976, с. 292.

2. Каган Б.М. Электронные вычисли" тельные машины и системы. М., "Энергия", 1 9/9, с. ?24. (54)(571 1. УСТРОЙСТВО ДЛЯ BWPARHAВАНИЯ ПОРЯДКОВ ЧИСЕЛ, содержащее первый и второй регистры порядков, первый и второй регистры мантисс, блок сравнения, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, содержит динамический регистр, два триггера, одноразрядный сумматор, буферный регистр, семь элементов И, шесть элементов запрета, одиннадцать элементов ИЛИ, причем первый и второй выходы блока сравнения подключены соответственно к входам первого и второго триггеров, нулевые выходы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ, первым и вторим входами первого элемента И, выход которого соединен с шиной конца выравнивания порядков устройства и управляющим входом первого элемента запрета, вход которого соединен с первой тактовой шиной устройства и управ„„SU„„10 07 8 A ляющим входом второго элемента запрета, вход которого соединен с выходом буферного регистра, вход которого соединен с выходом переноса одноразрядного сумматора, первый и второй входы которого соединены соответственно с выходами второго и третьего элементов И, а вход переноса с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов запрета, выход суммы одноразрядного сумматора соеди" нен с входом динамического регистра, выход которого соединен с первыми входами третьего и четвертого элементов запрета, управляющие входы которых соединены с второй так.товой шиной устройства и первыми входами четвертого и пятого элементов ИЛИ, вторые входы которых соединены соответст венно с единичными выходами первого и второго триггеров, вторыми входами третьего и четвертого элементов запрета, первыми входами второго и третьего элементов И, первыми входа" ми пятого и шестого элементов запре" та, выходы четвертого и пятого элементов ИЛИ соединены соответственно с первыми входами четвертого и пятого элементов И, вторые входы которых соединены соответственно с выходами пер вого и второго регистров порядков, вторыми входами третьего и второго элементов И, входи первого и второго регистров порядков соединены соответственно с первым и вторым входами блока сравнения, с выходами шестого и седьмого элементов ИЛИ, первые входи которых соединены соответственно с выходами четвертого и пятого эле103 0798 ментов И. а вторые входы — с виходами соответственно четвертого и третьего элементов запрета, третий вход блока сравнения соединен с третьей тактовой шиной устройства, входами синхронизации первого и второго триггеров, вторыми входами первого и второго элементов ИЛИ и первыми входами восьмого и девятого элементов ИЛИ, вторые входи которых соединены с четвертой тактовой шиной устройства, а выходы - соответственно с управляющими входами пятого и шестого элементов запрета, вторые входы которых соединены соответственно с выходами вторых разрядов первого и второго регистров мантисс, выходы первых разрядов которых соединены соответственно с первыми входами шестого и седь" мого элементов И„ вторые входы которых соединены соответственно с выходами первого и второго элементов ИЛИ, а выходи - с первьили входами десятого и одиннадцатого элементов ИЛИ, вторые входы которых соединены соответственно с выходами пятого и шестого элементов запрета, а выходы — с входами первого и второго регистров мантисс.

?. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок сравнения содержит два триггера, шесть элементов запрета, два элемента ИЛИ, элемент И, причем управляющие входы

Изобретение относится к вичислительной технике и может быть использовано при построении цифровых вычислительных машин последовательного действия для обработки чисел с плавающей 5 запятой„

Известно устройство для выравнивания порядков, содержащее регистры порядков, сумматор порядков, счетчик, логические элементы, триггеры 11).

Однако принцип работы такого уст-ройства не позволяет в полной мере использовать s нем динамические регистры с большой степенью интеграции, требует больших аппаратурных эа. 15 т рат.

Наиболее близким по технической сущности к изобретению является уст первого и второго элементов запрета и входи третьего и четвертого элементов запрета соединены с третьим входом блока сравнения, первый вход которого соединен с первым входом пер. вого и управляющим входом третьего элементов запрета, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом пятого элемента запрета и управляющим входом шесто"o элемента запрета, вход которого соединен с управляющим входом пятого элемента запрета и выходом второго элемента ИЛИ, первый и второй входы. которого соединены соответственно с выходами второго и четвертого элементов запрета, вход второго и управляющий вход четвертого элементов запрета соединены с вторым входом блока сравнения, первый выход которого соединен с выходом элемента И, первый и второй входы которого соединены соответственно с нулевым выходом первого триггера и единичным выходом второго триггера, нулевой выход которого соединен с вторым выходом блока сравнения, единичные входы первого и второго триггеров соединены с выходом пятого элемента запрета, нулевые входы первого и второго триггеров — с выходом шестого элемента запрета.

2 ройство для выравнивания порядков чисел, содержащее два регистра порядков, два регистра мантисс, блок сравнения, счетчик, буферный регистр, причем первый и второй входы блока сравнения соединены соответственно с выходами первого и второго регистров порядков, вход второго регистра порядка соединен с информационным выходом счетчика, информационный вход которого соединен с выходом.буферного регистра, вход которого соединен с первым выходом блока сравнения, второй и третий выходы которого соединены соответственно с управляющими входами первого и второго р гистров мантисс, Сравнение порядков чисел осуществляется с помощью блока

1030/9" сравнения и в каждом цикле осуществляетсA сдвиг на один разряд мантиссы (2).

Недостатком известного устройства являются значительные аппаратурные затраты.

Целью изобретения является сокращение аппаратурных затрат, Поставленная цель достигается тем, что устройство для выравнивания по- !О рядков чисел, содержащее первый и вто. рой ppl HcTpH o Koa, e a i t BTO рой регистры мантисс, блок сравнения, содержит динамический регистр, два триггера, одноразрядный сумматор, бу- 1 ферный регистр, семь элементов И, шесть элементов запрета, одиннадцать элементов ИЛИ, причем первый и второй выходы блока сравнения подключены к входам первого и второго. триггеров

20 соответственно, нулевые выходы которых соединены соответственно с первыми входами первого и второго элементов И11И, первым и вторым входами первого элемента И, выход которого соеди-25 нен с ниной конца выравнивания порядков и управляющим входом первого элемента запрета, вход которого соединен с первой тактовой шиной и управляющим входом второго элемента запрета, вход которого соединен с выходом буФер ного регистра, вход которого соединен с выходом переноса одноразрядного сумматора, первый и второй входы которого соединены соответственно с выходами второго и третьего элементов И, 35 а вход переноса соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго

40 элементов запрета, выход суммы одноразрядного сумматора соединен с входом динамического регистра, выход ко. торого соединен с первыми входами третьего и четвертого элементов запрета, управляющие входы которых соединены с второй тактовой шиной устройства и первыми входами четвертого и пятого элементов ИЛИ, вторые входы которых соединены соответственно с единичными выходами первого и второ- 50

ro триггеров, вторыми входами третьего и четвертого элементов запрета, первыми входами второго и третьего . элементов И, первыми входами пятого и шестого элементов запрета, выходы четвертого; и.:пятого элементов ИЛИ соединены соответственно с первыми входами четвертого и пятого элементов И, вторые входы которых соединены соответственно с выходами первого и второго регигтров порядков, вторыми входами третьего и второго элементов И, входы первого и второго регистров порядков соединены соответственно с первым и вторым входами блока сравнения, с выходами шестого и седьмого элементов ИЛИ, первые входы которых соединены соответственно с выходами четвертого и пятого элементов И, а вторые входы — с выходами соответствено четвертого и третьего элементов запрета, третий вход блока сравнения соединен с третьей тактовой шиной. устройства, входами синхронизации пер-. вого и второго триггеров, вторйми вхс}. дами первого и второго элементов ИЛИ

У и первыми входами восьмого и девято -. го элементов ИЛИ, вторые входы кото- рых соединены с четвертой тактовой шиной устройства, а выходы соединены соответственно с управляющими входами пятого и шестого элементов запрета, вторые входы которых соединены соответственно с выходами вторых разрядов первого и второго регистров мантисс, выходы первых разрядов которых соединены соответственно с первыми входами шестого и седьмого элемен.тов И, вторые входы которых соединены соответственно с выходами первого и второго элементов ИЛИ, а выходы соединены соответственно с первыми входами десятого и одиннадцатого элементов ИЛИ, вторые входы которых соединены соответственно с выходами пятого и шестого элементов запрета, а выходы соединены соответственно с входами первого и второго регистров мантисс.

Кроме того, блок сравнения содержит два триггера, несть элементов запрета, два элемента ИЛИ, .элемент И, причем управляющие входы первого и второго элементов запрета и входы третьего и четвертого элементов .запрета соединены с третьим входом блока сравнения, первый вход которого соединен с первым входом первого и управляющим входом третьего элементов запрета, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом пятого элемента запрета и управляющим входом шестого элемента запрета, вход которого соединен с управляющим входом пятого элемента запрета и выхо1030798 дом второго элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами второго и четвертого элементов запрета, вход второго и управляющий вход четвертого элементов запрета соединены с вторым входом блока сравнения, первый выход которого соединен с выходом элемента И, первый и второй входы которого соединены соответственно с ну- 10 левым. выходом первого триггера и единичным выходом второго триггера„ нулевой выход которого соединен с вторым выходом блока сравнения, единичные входы первого и второго триггеров 1 соединены с выходом пятого элемента запрета, нулевые входы первого и вто" рого триггеров соединены с выходом шестого элемента запрета.

На фиг. 1 изображена функциональная схема устройства; на фиг. 2 — построение блока сравнения.

Устройство содержит(я -разрядные) регистры 1 и ? порядков (один ;знаковый разряд и уп-1 разрядов порядка (-разрядные ) регистры мантиссы 3 и 4 (один знаковый разряд и vl-1 разрядов мантиссы, причем vl W, блок сравнения 5, первый и второй выходы которого подключены к Э-входам тригге- 30 ров 6 и 7 соответственно, одноразряд" ный сумматор 8, выход суммы которого соединен с входом дополнительного динамического регистра 9, одноразрядный буферный регистр 10, элемент ИЛИ 11, элемент И 12, элементы ИЛИ 13 и 14, элементы И 15 и 16, элементы ИЛИ 1724, тактовые шины 25-28, выход (шину) конца выравнивания порядков ?9, элементы И 30-33, элементы запрета 3439.

Блок 5 содержит элементы запрета 40-45, элементы ИЛИ 46 и 47, триг геры 48 и 49, элемент И 50, первый, второй и третий входы 51-53, первый и второй выходы 54 и 55.

Устройство для выравнивания порядков чисел работает следующим образом.

Такт Т - временный интервал пред1 ставления в машинном цикле 1 -го разряда числа последовательного кода младшими разрядами вперед. Машинный цикл устройства составляет И тактов.

Таким образом, начало машинного цикла определяется тактом т, представляющим самый младший разряд мантиссы и порядка, конец цикла - тактом т, представляющим знаковый разряд мантиссы и порядка. Если величина не является кратной числу тактов машинного цикла и, то необходимо синхронизировать работу регистров 1 и 2 и регистров 3 и 4 с тем, чтобы началу каждого цикла (в такте Т ) соответствовало такое расположение информации в динамических регистрах, находящихся в режиме хранения, при котором 1-й разряд числа находится в I-м разряде регистра. Таким 6бразом, для регистров 1 и ? в машинном цикле устройства можно выделить три временwe интервала: цикл представления порядка, занимающий первые щ тактов машинного цикла, цикл синхронизации, занимающий последние (и тактов, интервал, занимающий промежуток между обоими циклами.

В исходном состоянии s регистрах 1 и 2 записаны порядки в прямом коде со знаком первого и второго операндов соответственно, в регистрах 3 и

4 записаны прямые коды мантисс со зна. ком первого и второго операндов со" ответственно. Цепи циркуляции регистров 1 и 2 соответствуют режиму хранения, который обеспечивается подачей единицы на шину 25, и с помощью элементов ИЛИ 1 / и 18 замыкаются через элементы ИЛИ 13 и 14 соответственно. В течение каждого цикла синхронизации записываемые в регистрах 1 и ? порядки сравниваются с помощью блока сравнения 5 и по заднему фронту такта Ти, результат сравнения записывается на триггеры 6 и 7. Если порядок в регистре 1 больше, чем порядок s регистре 2, то единица запишется на триггер 6, если MeHbL единица запишется на триггер 7. При равенстве порядков триггеры будут в нулевом состоянии, на выходной шине ?9 единичный сигнал.

По единичному сигналу на прямом выходе триггера 6 в регистре мантиссы 4 осуществляется сдвиг на один разряд вправо и порядок в регистре 2 увеличивается на единицу. Операции сдвига мантиссы на один разряд обеспечиваются коммутацией цепей циркуляции регистра мантиссы 4 через элементы ИЛИ 19 и 23 и элемент ИЛИ ?2.

При сдвиге вправо знаковый разряд неподвижен. Операция прибавления единицы к порядку осуществляется с помощью, сумматора 8. При этом в цикле представления цепь циркуляции регист103 0798 ра 2 с помощью открытого элемента И 16 замыкается через сумматор В, на вход переноса которого в такте Т, поступает единичный сигнал, который получается путем инвертирования сигнала ра- 5 венства с выхода элемента И 1?. Выход суммы сумматора 8 задерживается на P тактов, где P = И -1(в (К =

= 1,2,3,...,), с помощью регистра 9, который имеет P разрядов и через зле- 10 мент ИЛИ 14 соединяется, с. входом регистра порядка 2.

По единичному сигналу на прямом выходе триггера 7 указанные действия 1s производятся над мантиссой в регистре 3 и порядком .в регистре 1 °

Гигнал равенства обозначает конец операции выравнивания порядков.

bRoK сравнения работает следующим образом.

Коды сравниваемых чисел поразрядно поступают на входы X и У младшими разрядами вперед. К исходном состоянии триггеры 48 и 49 находятся в единичном состоянии. H тактах с первого по(И -1)-й происходит сравнение разрядов порядков, в такте Т сравниваИ ются знаки порядков.

По сравнению с известным предлагаемое устройство требует меньших аппаратурных затрат вследствие меньшей сложности блока сравнения и отсутствия счетчика.

Составитель А. Клеев

Рдак тор Н, Дж ган Техред М.Тепер . Корректор О. Билак

Заказ f21 )/49 Тираж 706 Подписйое

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11)03) Mocha@ ll(-3 Рауаская наб. д, 4/5

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4

Устройство для выравнивания порядков чисел Устройство для выравнивания порядков чисел Устройство для выравнивания порядков чисел Устройство для выравнивания порядков чисел Устройство для выравнивания порядков чисел Устройство для выравнивания порядков чисел 

 

Похожие патенты:

Изобретение относится к системам связи между главной и подчиненными станциями

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах

Изобретение относится к вычислительной технике и может применяться в системах управления в качестве спецвычислителя с целью принятия решений в условиях неопределенности, а также при оперативном управлении технологическими процессами по нечетким алгоритмам

Изобретение относится к вычислительной технике и может быть использовано в спецвычислителях для вычисления производных

Изобретение относится к области вычислительной техники и предназначено, в частности, для цифровой обработки массивов данных в реальном масштабе времени

Изобретение относится к электронно-вычислительной технике

Изобретение относится к области цифровой вычислительной техники и предназначено для моделирования комбинаторных задач при проектировании радиоэлектронной аппаратуры, автоматизированных систем управления и средств электронной вычислительной техники

Изобретение относится к системам обработки данных, которые осуществляют арифметические операции
Наверх