Цифровой функциональный преобразователь

 

ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий генератор импульсов, два элемента И, управляемый делитель частоты, реверсивный счетчик результата, первый буферный регистр, блок вычитания ординат,блок деления, блок вычитания абсцисс,блок памяти узловых значений ординат, блок памяти узловых значений абсцисс , регистр аргумента, блок вычитания аргумента, формирователь импульсов , триггер разрушения приема аргумента , знаковый регистр и реверсивный счетчик адреса, причем .выход генератора импульсов подключен к первому входу первого .элемента И, второй вход которого соединен с выходом сравнения блока вычитания ординат,первым входом второго элемента И, входом установки в ноль триггера разрешения приема аргумента и входом синхронизации знакового регистра, выход, первого элемента И соединен с сигнальным входом управляемого делителя частоты, подключенного выходом к счетному входу реверсивного счетчика результата, выход которого соединен с выходом преобразователя, вход управления реверсом реверсивного счетчика результата соединен с выходом знака разности блока вычитания ординат, выход кода разности которого соединен с входом кода делимого блока деления, вход уменьшаемого блока вьпитания ординат соединен с выходом блока памяти узловых значений ординат, подключенного адресным входом к адресному входу блока памяти узловых значений абсцисс и выходу реверсивного счетчика адреса, вход управления реверсом которого соединен с выходом знакового регистра, подключенного информационным входом к выходу знака разности блока вычитания аргумента и входу формирователя импульсов, выход которого подключен к входу установки в единицу триггера разрешения приема аргумента, инверсный выход которого соединен с вторым входом второго элемента И, подключенного выходом к входу синхронизации регистра аргумента , информационный вход которого соединен с входом ввода аргумента СО преобразователя, выход регистра ар00 гумента соединен с входом уменьшаемого блока вычитания аргумента, вход о о вычитаемого которого подключен к выходу блока памяти узловых значений Oi абсцисс информационному входу первого буферного регистра и входу уменьшаемого блока вычитания абсцисс,вход вычитаемого которого соединен с выходом первого буферного регистра, выход блока вычитания абсцисс соединен с входом кода делителя блока деления, отличаю щийся тем, что, с целью повьшения быстродействия, в него введены третий элемент И, элемент задержки , блок памяти коэффициентов на

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН з(5И G 06 F 15/353

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ ЧОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ

H ABTOPCHGMV СОЙДИ ЕЛЬСТБУ (21) 3548049/18-24 (22) 04.02.83 (46) 15.06.84. Бюл. № 22 (72) А.С.Трахтенберг, Э.А.Рубчинский и С.Д.Корень (71) Ордена "Знак Почета" завод счетных машин им.50-летия СССР (53) 691.325(088,8) (56) 1. Авторское свидетельство СССР

¹ 864293, кл. G 06 F 15/353, 1981. .2. Авторское свидетельство СССР по заявке ¹- 3322832/18-24, кл. G 06 F 15/353, 1981 (прототип) . (54)(57) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ

ПРЕОБРАЗОВАТЕЛЬ, содержащий генератор импульсов, два элемента И, управляемый делитель частоты, реверсивный счетчик результата, первый буферный регистр, блок вычитания ординат, блок деления, блок вычитания абсцисс, блок памяти узловых значений ординат, блок памяти узловых значений абсцисс, регистр аргумента, блок вычитания аргумента, формирователь импульсов, триггер разрушения приема аргумента, знаковый регистр и реверсивный счетчик адреса, причем .выход генератора импульсов подключен к первому входу первого элемента И, второй вход которого соединен с выходом сравнения блока вычитания ординат, первым входом второго элемента И, входом установки в ноль триггера разрешения приема аргумента и входом синхронизации знакового регистра, выход первого элемента И соединен с сигнальным входом управляемого делителя частоты, подключенного выходом к счетному входу реверсивного счетчика результата, выход которого соединен с выходом преобразователя, вход управления ре„„SUÄÄ 1098006 версом реверсивного счетчика результата соединен с выходом знака разности блока вычитания ординат, выход кода разности которого соединен с входом кода делимого блока деления, вход уменьшаемого блока вычитания ординат соединен с выходом блока памяти узловых значений ординат, подключенного адресным входом к адресному входу блока памяти узловых значений абсцисс и выходу реверсивного счетчика адреса, вход управления реверсом которого соединен с выходом знакового регистра, подключенного информационным входом к выходу знака разности блока вычитания аргумента и входу формирователя импульсов, выход которого подключен к входу установки в единицу триггера разрешения приема аргумента, инверсный выход которого соединен с вторым входом второго элемента И, подключенного выходом к входу синхронизации регистра аргумента, информационный вход которого соединен с входом ввода аргумента () преобразователя, выход регистра ар- Я,) гумента соединен с входом уменьшаемо- Q() го блока вычитания аргумента, вход (, вычитаемого которого подключен к вы- р ходу блока памяти узловых значений р абсцисс, информационному входу первого буферного регистра и входу уменьшаемого блока вычитания абсцисс, вход вычитаемого которого соединен с выходом первого буферного регистра, выход блока вычитания абсцисс соединен с входом кода делителя блока деления, отличающийся тем, что, с целью повышения быстродействия, в него введены третий элемент И, элемент задержки, блок памяти коэффициентов на1098006 выходами элементов ИЛИ группы, первые входы которых соединены с выходами соответствукнцих разрядов реверсивного счетчика результата, вторые входы элементов ИЛИ группы соединены с выходами соответствующих разрядов второго буферного регистра, информационный вход которого соединен с выходом блока памяти узловых значений ординат, вход синхронизации второго буферного регистра соединен с выходом элемента задержки, входом синхронизации первого буферного регистра и стробирующим входом записи блока памяти коэффициентов наклона, подключенного адресным входом к выходу реверсивного счетчика адреса, информационный вход и выход блока памяти коэффициентов наклона соединены соответственно с выходом

-блбка деления и управляющим входом управляемого делителя частоты, стро. бирующий вход которого соединен с вы-,. ходом сравнения блока вычитания ординат.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в составе гибридных вычислительных систем, а также для выполнения функциональных преобразований в измерительной технике.

Известно устройство для функционального преобразования. цифровых сигналов, содержащее генератор импульсов, управляемый делитель частоты, 30 реверсивный счетчик, блок вычитания кодов, блок памяти, дешифратор и входной регистр (13.

Недостатком устройства является низкая точность функционального преоб.15 функционального преобразования, содер-2О

25 клона, второй буферный регистр, элемент ИЛИ, группа элементов ИЛИ и триггер выбора режима, вход установки в единицу которого соединен с управляющим входом режима преобразования, вход установки в ноль триггера выбора режима соединен с управляющим входом режима записи преобразователя, прямой и инверсный выходы триггера выброса режима соединены соответственно с третьим входом первого элемента И и первым входом третьего элемента И, второй вход которого соединен с входом записи преобразователя, выход третьего элемента И соединен с стробирующим 3 входом записи блоков памяти узловых значений ординат и абсцисс, входом элемента задержки и первым входом элемента ИЛИ, подключенного вторым входом к выходу сравнения блока вычитания ординат, выход элемента ИЛИ подключен к счетному входу реверсивного счетчика адреса, вход вычитаемого блока вычитания ординат соединен с разования, обусловленная равномерным расположением узлов аппроксимации.

Наиболее близким к предлагаемому является устройство для цифрового жащее регистр аргумента, генератор импульсов, первый элемент И, блок вы-, читания ординат, управляемый делитель частоты, реверсивный счетчик результата и блок памяти узловых значений ординат, причем информационные входы регистра аргумента соединены со входами устройства, первый вход первого

2 элемента И соединен с выходом генератора импульсов, а второй вход — с выходом обнуления блока вычитания ординат, выход первого элемента И соединен с сигнальным входом управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика результата, выходы которого соединены с выходами устройства и входами вычитаемого блока вычитания ординат, выход знака разности которого соединен со входом управления реверсом реверсивного счетчика результата, выходы блока памяти узловых значений ординат подключены к входам уменьшаемого блока вычитания ординат, прячем выходы кода разности блока вычитания ординат соединены со входами делимого блока деления, выходы которого соединены с управляющими входами управляемого делителя частоты, входы делителя блока деления подключены к выходам блока вычитания абсцисс, выход обнуления блока вычитания ординат соединен со входами синхронизации блока деления, буферного регистра и,, регистра знака, а также со вторым входом первого элемента И и через эле06 4

3 10980 мент задержки — со счетным входом ре- версивного счетчика адреса, первым входом второго элемента И и входом установки в ноль триггера разрешения

1приема аргумента, выход установки в единицу которого подключен к выходу формирователя импульсов, а инверсный выход соединен со вторым входом второго элемента И, выход которого подключен к входу синхронизации регистра аргумента, выходы которого соединены с входами уменьшаемого блока вычитания аргумента, выход кода знака которого подключен к входу формирователя импульсов и информационному

15 входу регистра знака, выход которого соединен со входом управления реверсом реверсивного счетчика адреса, выходы которого подключены к адресным входам блоков памяти узловых значений

20 ординат и абсцисс, выходы блока памя.— ти узловых значений абсцисс подключены к входам уменьшаемого блока вычитания абсцисс, входам вычитаемого блока вычитания аргумента и информационным

25 входам буферного регистра, выходы которого соединены с входами вычитаемого блока вычитания абсцисс 2 .

Недостатком устройства является пониженное быстродействие обусловЭ

30 ленное необходимостью вычисления в каждой узловой точке коэффициента передачи управляемого делителя частоты.

Целью изобретения является повышение быстродействия. 35

Поставленная цель достигается тем, что в цйфровой функциональный преобразователь, содержащий генератор импульсов, два элемента И, управляемый делитель частоты, реверсивный счетчик результата, первый буферный о регистр, блок вычитания ординат, блок е деления, блок вычитания абсцисс, блок памяти узловых значений абсцисс, блок памяти узловых значений ординат,45 регистр аргумента, блок вычитания аргумента,формирователь импульсов,триг" гер разрешения приема аргумента, знаковый регистр и реверсивный счетчик адреса, причем выход генератора 5 0 импульсов подключен к первому входу первого элемента И, второй вход которого соединен с выходом сравнения блока вычитания ординат, первым входом второго элемента И, входом уста- 55 новки в ноль триггера разрешения приема аргумента и входом синхронизации знакового регистра, выход первого зле" мента И соединен с сигнальным входом управляемого делителя частоты, подключенного выходом к счетному входу реверсивного счетчика результата, выход которого соединен с выходом преобразователя, вход управления реверсом реверсивного счетчика результата соединен с выходом знака разности блока вычитания ординат, выход кода разности Которого соединен с входом кода делимого блока деления, вход уменьшаемого блока вычитания ординат соединен с выходом блока памяти узловых значений ординат, под ключенного адресным входом к адресному входу блока памяти узловых значений абсцисс и выходу реверсивного счетчика адреса, вход управления реверсом которого соединен с выходом знакового регистра, подключенного информационным входом к выходу знака разности блока вычитания аргумента и входу формирователя импульсов, выход которого подключен ко входу установки в единицу триггера разрешения приема аргумента, инверсный выход которого соединен со вторым входом второго элемента И, поцключенного выходом к входу синхронизации регистра аргумента, информационный вход которого соединен со входом ввода аргумента преобразователя, выход регистра аргумента соединен с входом уменьшаемого блока вычитания аргумента, вход вычитаемого которого подключен к выходу блока памяти узловых значений абсцисс., информационному входу первого буферного регистра и входу уменьшаемого блока вычитания абсцисс, вход вычитаемого которого соединен с выходом первого буферного регистра, выход блока вычитания абсцисс соединен со входом кода делителя блока деления, дополнительно введены третий элемент И, элемент задержки, блок памяти коэффициентов наклона, второй буферный регистр, элемент ИЛИ, группа элемента ИЛИ и триггер выбора режима, вход установки в единицу которого соединен с управляющим входом режима преобразования, вход установки в ноль триггера выбора режима соединен с управляющим входом режима записи преобразователя, прямой и инверсный выходы триггера выбора режима соединены соответственно с третьим входом первого элемента И н первым входом третьего элемента И, второй вход которого соединен с входом запи109800

5 си преобразователя, выход третьего элемента И соединен со стробирующим входом записи блока памяти узловых значений ординат и абсцисс, входом элемента задержки и первым входом элемента ИЛИ, подключенного вторьпи входом к выходу сравнения блока вычитания ординат, выход элемента ИЛИ подключен к счетному входу реверсивного счетчика адреса, вход вычитаемо- 10 го блока вычитания ординат соединен с выходами элементов ИЛИ группы, первые входы которых соединены с выхода— ми соответствующих разрядов реверсивного счетчика результата, вторые входы элементов ИЛИ группы соединены с выходами соответствующих разрядов второго буферного регистра, информационный вход которого соединен с выходом, блока памяти узловых значений орци- 2О нат, вход синхронизации второго буферного регистра соединен с выходом элемента задержки, входом синхронизации первого буферного регистра и стробируюи им входом записи блока памяти коэффициентов наклона, подклю- ченного адресным входом к выходу реверсивного счетчика адреса, информационный вход и выход блока памяти коэффициентов наклона соединены соответственно с выходом блока деления и управляющим входом управляемого делителя частоты, стробирующий вход которого соединен с выходом сравнения блока вычитания ординат.

На фиг.1 представлен преобразова35 тель, блок-схема, на фиг.2 — график, поясняющий работу преобразователя.

Цифровой функциональный преобразователь содержит генератор импульсов

4(j

1, элемент И 2, выход сравнения 3 блока вычитания ординат 4, элемент И 5, триггер 6 разрешения приема аргумента, знаковый регистр 7, управляемый делитель частоты 8, реверсивный счетс15 чик результата 9, выход 10 знака разности и выход кода 11 блока 4 вычитания ординат, блок деления 12,, блок памяги 13 узловых значений ординат, блок памяти 14 узловых значений абсцисс, реверсивный счетчик адреса 15, блок вычитания аргумента 16, формирователя импульсов 17, регистр, аргумента 18, вход аргумента 19, первый бу ферный регистр 20, блок вычитания абсцисс 21, триггер выбора режима 22, входы управления преобразователя 23 и

24, элемент И 25„ вход записи преобразователя 26, элемент задержки 27, 6 6 элемент ИЛИ 28, группа элементов ИЛИ

29, второй буферный регистр 30, блок памяти коэффициентов наклона 31.

Преобразователь работает в двух режимах: записи и преобразования.

При работе преобразователя в режиме записи по входу 24 на вход установки в ноль триггера 22 выбора режима подается сигнал, переводящий триггер 22 в нулевое состояние. Таким образом, импульсы с выхода генератора i импульсов не поступают на счетно вход счетчика 9.

В исходном состоянии регистр 18 аргумента, буферные 20 и 30 регистры, знаковый 7 регистр и счетчики 9 и 15 обнулены, а на информационные входы блоков 13 и 14 памяти поступает нулевой код. По коду счетчика 15 адреса осуществляется опрос адресов блоков

13, 14 и 31 памяти ординат, абсцисс и коэффициента .наклона соответственно, причем нулевое значение знакового 7 регистра обуславливает режим суммирования счетчика 15, а единичное — режим вычитания. Запись кодов a блоки

13, 14 и 31 памяти осуществляется при подаче по шине 26 импульсной команды

"запись".

По совпадению команды "запись", поступающей по шине 26 на вход элемента И 25, и высокого потенциала с инверсного выхода триггера 22 выбора режима, на выходе элемента И 25 формируется импульсный сигнал записи, по переднему фронту которого в нулевые ячейки блоков 13 и 14 памяти заносится нулевой код. По заднему фронту сигнала записи с выхода элемента И 25 в счетчике 15 устанавливается код адреса первых ячеек блоков 13 и 14 памяти. При подаче очередной команды "запись" по шине 26 в первые ячейки памяти 13 и 14 заносятся коды орцинаты „ и абсциссы х первой узловой точки.

При этом блоки 4 и 21 вычитания ординат и абсцисс вычисляют разность кодов между. поступившим (из блоков

13 и 14 памяти) и предыдущим (из буферных 30 и 20 регистров) значениями ординат и абсцисс соответственно.

Блок 12 деления определяет коэффициент наклона первого участка аппроксимации

3 -1, К х хо

По задержанному элементом задержки

26 на время., необходимое цля вычис7 10980 ления коэффициента наклона, переднему фронту сигнала записи в первую ячейку блока 31 памяти коэффициентов наклона заносится код коэффициента наклона первого участка аппроксима5 ции.

Па заднему фронту сигнала записи счетчик 15 адреса переводится в следующее состояние, подготавливая придав рдинаты 2 и абсциссы х2 10 второй узловой точки в блоки 13 и 14 памяти.

Па заднему фронту задержанного сигнала записи производится запись кодов ординаты „ и абсциссы х 1 из блоков 13 и 14 памяти в буферные 30 и 20 регистры соответственно. Затем по очередной команде "запись", поступающей па шине 26 на вход элемента. И 25, осуществляется запись кодов ординаты q2 и абсциссы х второй уз2 лавой точки в блоки 13 и 14 памяти и перевод счетчика 15 в следующее состояние. В блоке Т2 деления определяется коэффициент наклона второго участка аппроксимации

Ч2 11

К =

2 х-х

2 1 который по переднему фронту задержанного сигнала записи заносится во вторую ячейку блока 31 памяти коэффициентов наклона. Таким образом, при занесении параллельных кодов ординат и абсцисс по импульсной команде "запись" осуществляется автоматическое вычисление коэффициентов наклона an проксимирующих участков и запоминание их в блоке 31 памяти коэффициентов наклона.

При работе преобразователя в режиме преобразования по шине 23 на уста40 новочный вход триггера 22 выбора режима подается сигнал, переводящий его в единичное состояние. При этом элемент И 25 закрывается, блокиРуя прохождение импульсной команды

"запись" на блоки 13, 14 и 31 памяти.

В исходном состоянии регистр 18 аргумента, буферные 20 и 30 регистры, знаковый 7 регистр, триггер б разрешения приема аргумента, счетчики 9 и

15 абнулены. Таким образом, по нулевому коду счетчика 15 из нулевой ячейки блока 13 памяти извлекается нулевой код и на выходе 3 блока 4 вычитания формируется передний фронт сигнала сравнения. Сигнал сравнения с выхода

3 блока 4 поступает на, вход элемента И 2, закрывая ега на время уста06 8 навки коэффициен-а деления делителя 8 частоты, на управляющий вход делителя

8 частоты, разрешая установку коэффициента передачи, на вход синхронизации регистра 7 знака, разрешая передачу знака управляющего реверсом счетчи= ка 15, на вход элемента И 5, разрешая прием кода первого значения аргумента х и *«a счетный вход счетчика 15, переводя ега в следующее состояние.

По коду счетчика 15 из блоков 13, l4 и 31 памяти извлекаются коды ординаты v, абсциссы х„ и коэффициента наклона К„ первого участка аппроксимации. При этом в блоке 16 вычитания формируется знак разности кодов аргумента х. и аб". öèññû х с выхода бло1 ка 14 помяни, па сигналу сравнения с выхода 3 блока 4, в управляемый делитель 8 частоты заносится коэффициент передачи К„, соответствующий первому участку аппроксимации, с выхода блока

31 памяти.. После поступления на первый вход блока 4 када ардинаты у первага участка аппроксимации с выхода блока l3 памяти на выходе 3 блока 4 вырабатывается задник фронт сигнала сравнения, задержанный на время, необходимое для установки коэффициента передачи в делителе 8 частоты.

Па заднему фрон« у сигнала сравнения открывается элемент И 2 и импульсы с выхода генератора импульсов 1 поступают На счетный вход реверсивного счетчика 9. Па заднему фронту сигнала сравнения триггер б разрешения приема аргумента переводится в единичное состояние, закрывая элемент И 5 и запрещая прием ачереднага аргумента до момента отработки поступающего аргумента х.. Таким образом происходит стуj пенчато-линейная интерполяция функции на первом интервале аппроксимации, причем частота импульсов с выхода ref нератара 1 поступающая на вход счет9 чика 9, определяется коэффициентом деления делителя 8 частоты.

При совпадении кода счетчика 9 и кода „ на выходе 3 сравнения блока

4 формируется очередной импульсный сигнал, по переднему фронту которого элемент И 2 закрывается, счетчик 15 переводится в следующее состояние и из блоков 13, 14 и 31 памяти извлекаются коды ординаты S2, абсциссы х2 и коэффициента наклона К2 второго участка аппроксимации. В делитель 8 частоты заносится коэффициент передачи второго участка аппроксимации и начинается ступенчато-линейная интерполяция второго участка аппрокси3; ции.

1,3Я т ;: из HЛ eK а Ю;т Я «» Р b! °, 3 ! —.

1<,« . При зтбм на вьгходе знака разности блока <6 изменя «тся знак Б результате чего срабатывает формирователь 7 импульсов и устанавливает триггер 6 развешекия прие3.а гргуме,-тя в нуле во:= =o= -.. anниe „ . Дки(м 06pa—

З 0 М ., П 0 С 0 В II аД е --3 К Ю Г Д I Н i ч Ib I " К 0 Ц 0 В входах Элемент И . Открьi!3;=e I. c z и р а:3р;«шает и ;«ем

F о:-3ередного na e;:I.in ар-. регистр- I8 аргуъ.ента, По «=|пкеь,гу фро q3 ч к « I«eJ!g ав,. е33И3« трит -«l1 6 Iep

1 гякие -„. «Кр крыв ается =; е ехойит,"; еди и -.:-:о . Со:.-.—

ывает элемент и 5., отмент 4 2 и импульсы с вьг ода гегератape ".00 гуг.ают - а счетный вход счетчика 9 ре «ульт ата.

При достижении счетчиком 9 кода

3, BB выходе = блока 1 формируется передний фронт сигкы3а сравнения,. па которому Элемент И 2 закрывается « ,". ЧЕТY-ГИК 1 5 ПЕрЕВоцч I en -„.":па« ««««33щЕ Е состояние и из блоков 13, 1» H 3 I паE,"i пившего аргумента.

Па последующих участках устройство лаиб OT зe " ciИ:HJIОГИ-iно °

В:-;а- :Iaé -:0= счетчика 9 результата неооходи! ioeти мо«кет быть преобразован I;. акало-овый сигнал цифра-ана3-, -:ов.3м преобразователем.

По . и"-.,I.",eiiei èè знака кр "òHJÿ:bI функц и в узловых точках разность кодов и изменяет знак и признак

1 i 1 кр у-;. И.-«к3«3 - 3ыжод = 1 О блОка 4 управляет реверсом счетчика 9, Таким образом, .в предлагаемом устp0ßcтве повышается быстродеистВие преобразователя за счет исключения операции целения кодов при вычислении козай,:«циектов передачи делителя частоты на у„частках аппроксимации

9Н "06 1О

По выходе бгока 16 формируется знак гаэHaeòи х, -x .,„, который по заднеМу фрогггу сигнала сравнения с выхода 3 блока . записывается в регистр 7 знака., подготавливая счетчик 15 к работе ца последующих участках аппроксимации. Таким образам происходит ступенчато-линейная интерполяция функции в зависимости от кода посту"Ъ

1098006

i fr )t k Jt Xx+1

Составитечь А.Зорин

Редактор H.Ãîðâàò Техред С.Мигунова

Корректор Г.Решетник

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4

Заказ 4207/40 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5