Устройство согласования логических элементов с линией задержки

 

УСТРОЙСТВО СОГЛАСОВАНИЯ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ С ЛИЩ1ЕЙ ЗАДЕга1а I содержащее первый резистор, подклмпцейный между шиной основного источнццка питания и выходон входного логцческогЬ элемента, второй резистор , подключенный ОДНЮ В||1ВбДОМ к концу нии задержки, и к входу выходного логического элемента,, и общую , отличающееся тем, что, с целью повышения помехоустойл ивости, в него введены дополнительный источник питания, два транзистора разного типа проводимости , третий резистор, при этом дру гой вывод второго резистора подключен к шине основного источника питания , змиттер первого транзистора со единен с выходом входного логического злемента, коллектор второго транзистора подключен к входу линии задёр |(ки, первая шина дополнительного источника питания подключена к третьему резистору, другой вывод которого соединен с ксллект ч ом первого транзистсфа и эмиттером второго транзистора, а вторая шина дополнительного источника питания :К базам обоих, транзисторов и общей шине.

СОЮЗ СОВЕТСНИХ

ОВИЦ ИО Ю

Ка1УБЛИН

4(зц Н 03 К 5/159

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н RR7OPCHOMV СВИДВТВЛЬСТВУ

1 .ОСУДАРфТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЮ (21) 36 6232/24-21 (22) 24 ° 11.83 (46) 23.04,85. Вюп. H 15 (72) В,А. Ваняпев, Н.С. Листеров и Ю.А. Рякиньков, (53) 6ф1.374(088.8) (56) 1, Справочник по интегральным микросхемам. Под ред. Б.В. Тарабрина.

М,, "Энергия", 1981, с..609, рнс.

5-65.

2. фри же,с. 664, рис. $-129. (54)(5$) УСТРОЙСТВО СОГЛАСОВАНИЯ

ЛОГИЧЩ16й ЭЛЕМЕНТОВ С ЛИНИЕЙ 3АДЕЖЖ1 содержащее первый резистор, подключенный между ниной основного истФацра питания и выходом входного логического элемента, второй рези.стор, подключенный одним выводом к . концу. р нии задержки, и к входу вы-. ходиогр логического элемента,. и об„„su„„ а щую зщну, о т л н ч а ю щ е е с я тем, что, с целью повыпения помехоустойчивости, в него введены дополнителЬный источник питания, два транзистора разного типа проводимости, третий резистор, при этом дру. гой вывод второго резистора подключен к пине основного источника питания, эмиттер первого транзистора со единев с выходом входного логического элемента, коллектор второго транзнстора подключен к входу линни задержки, первая пина дополнительного источника питания подключена к третьему резистору,.другой вывод и которого соединен с коллектором пер-. вого транзистора н эмиттером второго транзистОра, а вторая пина дополнительного источника питания к базам обоих, транзисторов и общей пине.

1152081

Изобретение относится к автомати- ке и вычислительной технике н предназначено для реализации логических узлов, обеспечивающих сдвиг сигналов, 5

Известно устройство согласования логических элементов с коаксиальной линией задержки, содержащее входной логический элемент, выход которого через первый резистор подключен к \0 выводу второго резистора, соединенного другим выводом с шиной питания и к входу коаксиальной линии, выход которой подключен к входу выходного логического элемента (11 .

Недостатком этого устройства является отсутствие согласования по вы.ходу коаксиальной линии.

Наиболее близким к изобретению по техническоЯ сущности является устройство согласования логических элементов с линией задержки, содержащее первый резистор, подключенный между шиной основного источника питания и выходом входного логического элемента, соединенного с входом линии задержки, второй резистор, подключенный одним выводом.к концу линии задержки и к входу выходного логического элемента, а другим — к нулевой шине (), Недостатком известного устройства является низкая помехоустойчивость, вызванная неполным согласованием линии задержки, из-за разброса параметров линии задержки и резисторов, и наличия отраженных сигналов в линии.

Цель изобретения — повышение помехоустойчивости устройства.

Поставленная цель достигается тем, что в устройство согласования логических элементов с линией задержки, содержащее первый резистор, подключенный между шиной основного источника питания и выходом входного логического элемента, второй резистор подключенный одним вывоДом к концу

45 линии задержки и к входу выходного логического элемента, и общую шину, введены дополнительный источник питания, два транзистора разного типа проводимости, третий резистор, при этом другой вывод второго резистора подключен к шине основного источника питания, эмиттер первого транзистора соединен с выходом входного логического элемента,коллекторвторого тран- 55 эистора подключен к входу линии задержки,первая шина дополнительного источника питания подключена к третьему

Резистору, другой вывод которого соединен с коллектором первого транзистора и эмиттером второго транзистора, а вторая шина дополнительного источника питания - к базам обоих транзисторов и общей шине.

На фиг. 1 приведена электрическая схема предлагаемого устройства; на фиг. 2 — диаграммы, поясняющие его работу.

Устройство согласования логических элементов с линией задержки содержит первый 1 и второй 2 резисторы, первый транзистор 3 ($-n-p типа), коллектор которого соединен с эмиттером второго транзистора 4 (h -p-n типа) и с одним выводом третьего резистора 5, а эмиттер соединен с выходом входного логического элемента 6 и одним выводом первого резистора 1.

Коллектор транзистора 4 соединен с входом линии 7 задержки, выход ко— торой соединен с входом выходного логического элемента 8 и одним выводом второго резистора 2, другой вывод которого соединен с другим выводом первого резистора 1 и с шиной 9 источника питания, базы обоих транзисторов 3 и 4 соединены между собой н подключены к общей шине 10 и второй шине дополнительного источни-. ка 11 питания, первая шина которого соединена с другим выводом третьего резистора 5.

Для обеспечения работоспособности схемы должны выполняться определенные требования к значению резисторов 1 и 5 и напряжению дополнительного источника 11 питания.

По величине резистор 5 должен соответствовать волновому сопротивлению линии задержки, что необходимо для ее согласования по входу. Во время передачи сигнала через линию задержки данный резистор подключается к ее началу через открьггый транзистор 4, сопротивление которого в режиме насьвцения очень мало. Для обеспечения режима насыщения этого транзистора напряжение дополнительного источника питания 11 должно быть больше напряжения питания логических элементов.

Резистором 1 задается величина тока эмиттера транзистора 3, работаbdjего в режиме насыщения. В таком режиме транзистор находится при- выпблненин следующего условия:

1152081

3 (E,-Ux„ 1, са з

15 где R< — сопротивление резистора 1;

Е, — напряжение питания, поступающее на шину 9, E — напряжение питания дополнительного источника 11;

Ок„ вЂ” соответственно напряжение насыщения и коэффициент 10 усиления транзистора 3;

R — сопротивление резистора 5.

Устройство согласования работает следующим образом.

В исходном состоянии на выходе логического элемента 6 удерживается уровень логической "1", в результате чего транзистор 3 открыт за счет протекания тока эмиттера от шины 9 питания через резистор 1. Ток коллек- 20 тора этого транзистора протекает через резистор 5 к дополнительному источнику питания 11. Транзистор 3 работает в режиме насьпцения, благодаря чему на его коллекторе уста- 25 навливается напряжение, близкое к нулевому, удерживающее транзистор 4 в закрытом состоянии. При этом на вход элемента 8 поступает сигнал логической "1", близкий к напряжению 30 питания (фиг. 2).

При появлении на выходе логического элемента 6 логического "О" транзистор 3 закрывается, в связи с чем, через резистор 5 начинает протекать ток от эмиттера транзистора 4, вызывая его открывание. На коллекторе этого транзистора, работающего также в режиме,насьпцения, устанавливается низкое напряжение, соответствующее 40

Пь. - Пэь — Пки ° где С и R „„- соответственно входное напряжение и напряжение насыщения на коллекторе тран 45 зистора 4.

Ток коллектора транзистора 4 определяется резистором 2, соответствующим волновому сопротивлению линии задержки. При использовании линии за- 50 держки с волновым сопротивлением

600 Ом ток коллектора при напряжении питания 5 В равняется примерно

8 мА. При таком токе коллектора вы- ° пускаемые промышленностью транзисторы 55 имеют U g йе менее 0,6 В, а Бкн не более 0,2 В. В предлагаемой схеме на эмиттере транзистора 4 относительно нулевой шины . 10 действует отрицательное напряжение, поэтому и напряжение на его коллекторе в открытом состоянии также отрицательное и имеет величину не менее 0,4 В (U -U ) .

В связи с этим уровень логического

"0" на выходе транзистора 4 и входе элемента 8 удерживается на уровне минус 0,4 В.

Таким образом, в предлагаемой схеме допустимая амплитуда помех на уровне логических "1" и "0" соответственно составляют

Фактическое же максимальное значение помех иэ-за наличия отраженных сигналов в линии задержки находится в пределах 1 В (207 от амплитуды сигнала), что ниже допустимого значения как науровне логической "1",так и на уровне логического "О".Это говорит о том, что в предлагаемом устройстве помехоус,— тойчивость является гарантированной .

В качестве известного рассматривают устройство, где уровень логической "1" при неблагоприятных сочетаниях параметров элементов составляет (0 илнн RKMvH ц 7

1 л макс R> ìèí (1) где Š— минимальное напряжение пимам тания (58-10Х 4,5 В);

R — максимальное значение перлмакс вого резистора;

R „= 4700 м + 57 = 493 Ом;

К „„ — минимальные значение втогМИн рого резистора, Rgллнн = 6800 м — 57. 646 Ом, Подставив исходные данные в формулу (1), получим U 1= 2,5 В.

Уровень логического "0" U на вхг. де выходного логического элемента определяется статическим уровнем логического "0" на выходе входного логического элемента. По техническим условиям на логические элементы ТТЛ

U(1= 0,4 В (максимальное значение).

Допустимый нижний уровень логичес(л) кой "1" (U@on ) и максимальный уровень логического 0 (П „ ), при которых обеспечивается устойчивая ра6ота элементов ТТЛ, составляют соответственно 2,4. В и 0,8 В (ТУ на микро" схемы 133 ЛАЗ Иб/И63,.088.023 ТУ7).

Поэтому допустимый уровень помех на входе элемента, подключаемого к линии задержки, в рассматриваемой схеме составляет

Э 1 15208

au(3, U®>- 0 - 2,5-2,4 - О,1 В, ;au"- u - u+ - 0,8-0,4 - 0,4В.

Фактический уро11 нь;помех при использовании реацьнаф линии эадерхки типа ИПЗ (ЭРО.296417 ТУ) иэ-эа наличия отрааенных сигналов достигает 20Х от амплитуды 0 сигнала, т.е. 0,5 В.

Это означает, что на уровне логи" ,.ческай "1" помехоуСтойчивость выход- 1©

I ного логического элемента не гарантируется, а на уровне логического "0" по помехоустойчивости элемент работа ет в предельном рехиме.

Тахим образом, суи1ествецнщн прЕ 1цуцеством предлагаемого устройства цц сравнению с известнвн является гараи» тированная помехоустойчивость, энаЧИ" тельно превыианщая помехоустойчивоещь известного устройства.

tpue. Г

ЬНИИПИ Заказ 2340/4З Тнраи 672 Подписное фщюиал ППП "Патент", г.Мк3ород, ул.Проектная, 4