Микропрограммное устройство управления

 

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок памяти микрокоманд, регистр адреса, регистр микрокоманд, первьй мультиплексор , первый коммутатор адреса , триггер пуска и генератор тактовых импульсов, причем вход пуска устройства соединен с входом установки в единицу триггера пуска, выход которого соединен .с входом запуска генератора тактовых импульсов, выход регист за адреса соединен с адресным входом блока памяти микрокоманд , выход кода микроопераций ко торого соединен с информационным входом регистра микрокоманд, выход кода микроопераций которого является управляющим выходом устройства , выход признака конца работы регистра микрокоманд соединен с входом установки в ноль триггера пуска, выход кода логических условий блока памяти микрокоманд соединен с управляющим входом первого мультиплексора, вход логических условий устройства соединен с первым информационным входом первого мультиплексора,выход которого соединен с информационным входом первого старшего разряда первой группы первого коммутатора адреса, входы младших разрядов первой группы которого соединены с выходами младших разрядов кода адреса блока памяти микрокоманд, выход первого коммутатора адреса соединен с информационным входом регистра адреса , выход признака конца команды регистра микрокоманд соединен с упо S равляющим входом первого коммутатора адреса, вторая группа информационных входов которого является группой входов кода команды устройства , отличающееся тем, что, с целью сокращения объема оборудования за счет снижения объема блока памяти микрокоманд, оно содержит буферный регистр, триггер 00 О2 условий, второй коммутатор адреса, второй мультиплексор, первый, втоQP 0 рой, третий, четвертый и пятый эле; менты И и элемент ШШ, причем первый выход генератора тактовых импульсов соединен с входом синхронизации регистра микрокоманд и с первым входом первого элемен . та И, второй вход которого соеди нен с инверсным входом третьего элемента И с выходом признака предшествующей ветвлению микрокоманды блока памяти микрокоманд и с первым входом второго элемента И, второй входкоторого соединен с вькодом элемента ШШ, вход которого соединен с выходом кода логических условий блока памяти микрокоманд,

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1183964 (5 )4 G 06 Р 9/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ н лвторСноМ К СнидатаЛЬСтвЬг

ГОСУДАРСТВЕННЫЙ HOMHTET СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3734408/24-24 (22) 25.04.84 (46) 07.10.85. Бюп. № 37 (72) В.С. Харченко, Г.Н.Тимонькин, С.Н. Ткаченко, В.А.Малахов и К.Ю.Воробьев (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹- 928356, кл. G 06 F 9/22, 1980.

Хассон С. Микропрограммное управление. — N.: 1974, ч.1, с.37-42, рис. 2. 1, 2. 2.

Майоров С.А,, Новиков Г.И.

Структура 3ВМ.-Л.: Машиностроение, 1979, с. 312 — 317, рис.10.5. (54)(57) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок памяти микрокоманд, регистр адреса, регистр микрокоманд, первый мультиплексор, первый коммутатор адреса триггер пуска и генератор тактовых импульсов, причем вход пуска устройства соединен с входом установки в единицу триггера пуска, выход которого соединен.с входом запуска генератора тактовых импульсов, выход регистра адреса соединен с адресным входом блока памяти микрокоманд, выход кода микроопераций которого соединен с информационным входом регистра микрокоманд, выход кода микроопераций которого является управляющим выходом устройства, выход признака конца работы регистра микрокоманд соединен с входом установки в ноль триггера пуска, выход кода логических условий блока памяти микрокоманд соединен с управляющим входом первого мультиплексора, вход логических условий устройства соединен с первым информационным входом первого мультиплексора, выход которого соединен с информационным входом первого старшего разряда первой группы первого коммутатора адреса, входы младших разрядов первой группы которого соединены с выходами мпадших разрядов кода адреса блока памяти микрокоманд, выход первого коммутатора адреса соединен с информационным входом регистра адреса, выход признака конца команды регистра микрокоманд соединен с управляющим входом первого коммутатора адреса, вторая группа информационных входов которого является группой входов кода команды устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения объема оборудования за счет снижения объема блока памяти микрокоманд, оно со держит буферный регистр, триггер условий, второй коммутатор адреса, второй мультиплексор, первый, второй, третий, четвертый и пятый эле,менты И и элемент ИЛИ, причем первый выход генератора тактовых

:импульсов соединен с входом синхронизации регистра микрокоманд и с первым входом первого элемен. та И, второй вход которого соединен с инверсным входом третьего элемента И, с выходом признака предшествующей ветвлению микрокоманды блока памяти микрокоманд и с первым входом второго элемента И, второй вход которого соединен с выходом элемента ИЛИ, вход которого соединен с выходом кода логических условий блока памяти микрокоманд, 1183964 вьгход старших разрядов кода .адреса которого соединен с информационным входом буферного регистра, с первым информационным входом второго коммутатора адреса и с управляющим вхо— дом второго мультиплексора, первый информационный вход которого подключен к входу логических условий устройства, выход второго мультиплексора соединен с информационным входом второго старшего разряца первой группы первого коммутатора адреса, информационный вход остальных старших разрядов первой группы которого соединен с выходом второго коммутатора адреса, второй информационный вход которого соединен с выходом буферного регистра, вход синхронизации которого соединен с выходом четвертого элемента И, первый вход которого соединен с инверсным входом пятого элемента И, с управляющим входом второго коммутато1

Изобретение относится к автоматике и вычислительной .технике и может бьггь использовано при построении центральных и периферийньгх устройств управления ЭВМ и вычислительных систем.

Цель изобретения — снижение объема оборудования за счет уменьшения объема памяти микрокоманд.

На фиг. 1 приведена функциональ- ная схема предлагаемого микропрограммного устройства управления; на фиг. 2 — функциональная схема гервого (второго) мультиплексора; на фиг. 3 — фрагмент реализуемой микропрограммы, где показано размещение информации в полях микрокоманд, предшествующих ветвлению,и поля микрокоманд ветвления (А — поле адреса, А с — старшие разряды адре- 20 са, Х1, Х2, ХЗ, Х4 — проверяемые логические условия).

Микропрограммное ус-ройство управления (фиг. 1) содержит блок 1 памяти микрокоманд, в том числе 1g -1 соответственно выходы признака предшествующей ветвлению микрокора адреса и с нулевым выходом триггера условий, единичный выход которого соединен с прямым входом третьего элемента И, выход которого соединен со стробирующими входами первого и второго мультиплексоров, вторые информационные входы которых соединены соответственно с выходами первого и второго модифицируемых разрядов кода адреса блока памяти микрокоманд, вход синхронизации триггера условий соединен с - и К-входами триггера условий, с выходом первого элемента И, с вторым входом четвертого элемента И и с прямым входом пятого элемента И, выход которого соединен с входом установки в ноль буферного регистра, выход элемента ИЛИ является выходом индикации ошибки устройства, второй выход генератора тактовых импульсов соединен с входом синхронизации регистра адреса.

2 манды, кода микроопераций, первого и второго модифицируемых разрядов кода адреса, старших разрядов кода адреса, младших разрядов кода адреса и кода логических условий микрокоманд, регистр 2 адреса, буферный регистр 3, регистр 4 микрокоманд, триггер 5- условия, первый коммутатор 6 адреса, второй коммутатор 7 адреса, первый 8 и второй 9 мультиплексоры, триггер 10 пуска, генератор 11 тактовых импульсов, первый 12, второй 13, третий 14, четвертый 15, пятый 16 элементы И, элемент ИЛИ 17, входы 18 — 20 соответственно кода команды, пуска, логических условий, управляющий выход

21, выход признака конца работы 21> и выход признака конца команды

21 регистра микрокоманд„ выход 22 индикации ошибки, выходы 23 — 25 соответственно старших разрядов аареса, младших разрядов адреса кода логических условий блока памяти микрокоманд, первый 26 и второй

27 выходы генератора тактовых импульсов.

1183964 4 торые по разрешающему сигналу с нулевого выхода триггера 5 через коммутатор 7 совместно с младшими разрядами адреса с выхода 24 и модифицируемых разрядов с выходов мультиплексоров 8 и 9 (фиг. 2) поступают на вход первого коммутатора 6 и по следующему первому тактовому импульсу считываются в регистр 2 адре10 са. В этом случае адрес микрокоманды формируется аналогично линейному участку микропрограммы А = А3 + А + <.+ 0 2

По сигналу "Пуск" с входа. 19 устройства триггер 10 устанавливается в ециничное состояние и включает генератор 11, По первому .тактовому импульсу с выхода 26 генератора 11 в регистр

2 адреса с входа 18 через коммутатор 6 записывается код реализуемой команды, который определяет адрес первой микрокоманды соответствующей микропрограммы. С выходов

24 и 23 блока памяти через коммутатор 7 считываются младшие и старшие разряды адреса следующей микрокоманды соответственно.

По второму тактовому импульсу 35 с выхода 26 генератора 11 код микрокоманды записывается в регистр 4 микрокоманд и выдается на выход 21 устройства.

По очередному тактовому импульсу работа устройства повторяется.

Рассмотрим функционирование устройства в случае реализации ряда условных переходов в микропрограмме.

При этом за такт до микрокоманды вет- 45 ветвления на выходе 1 формируется

1 единичный сигнал. По тактовому импулэсу с выхода 27 генератора 11 код микрокоманды записывается в регистр

4 микрокоманд и выдается с выходов регистра 4 на выход 21 устройства.

По разрешающему значению сигнала с выхода 1 тактовым импульсом триг1

rep 5 переводится в единичное состояние, а сформированный на выходе эле- 55 мента И 15 импульс обеспечивает считывание в буферный регистр 3 старших разрядов адреса микрокоманды, ко1

Мультиплексор 8 (9) содержит (фиг. 2) выход 28 (29), дешифратор

30 и коммутатор 31.

Предлагаемое микропрограммное устройство управления с контролем функционирует следующим образом, Цепи приведения в исходное состояние на схеме условно не показаны.

В исходном состоянии все элементы памяти устройства (фиг. 1) находятся в чулевом состоянии, за исключением единичного состояния разряда регистра 4 микрокоманд, соответствующего выходу 21„ регистра 4 микрокоманд. Последний разрешает

"передачу через первый коммутатор 6 кода команды с.входа 18 устройства для его последующей записи в регистр 2 адреса. ст где Л вЂ” старшие разряды адреса из буферного регистра 3; мл

А — младшие разряды ..адреса, с 1> с 2 — модифицируемые разряды адреса.

В формате микрокоманды ветвления единичный сигнал на выходе 1 отсутствует. Так как триггер 5 находится в единичном состоянии, то на выходе элемента И 14 формируется сигнал, разрешающий работу мультиплексоров

8 и 9, на вход 20 которых поступает значение логических условий, а с выхода 23 и 25 поступают записанные в формате старших разрядов адреса и поля логических условий коды логических условий. ПромоФ дифицированные разряды Ы„ и с(.2поступают на вход коммутатора 6.

В этом случае адреса очередных микрокоманд формируются как ! I (Г л где < „ и 2 могут принимать значения (0,0); (0 1); (1 1), (1 0).

Таким образом осуществляется двунаправленное ветвление, При необЯмл ходимости реализации до 2 условных переходов схема функционирует аналогично, причем, благодаря тому, что А — coQst:,âñå микрокоманды, сформированные в этом случае, нахо« дятся в пределах одной страницы блока памяти. При необходимости перехода вновь к реализации линейного участка микропрограммы в формате первой микрокоманды из линейной последовательности задается единичный сигнал на выходе 1„, который обеспечивает по второму тактовому импульсу возвращение триггера 5 в исходное нулевое состояние и обнуление регистра 3 путем подачи на

11839б4

его R-вход сигнала, сформированногл на выходе элемента И 16. После чего устройство функционирует согласно алгоритма, описанного выше. В пред- 5 лагаемом устройстве предусмотрен контроль его функционирования.

Сигнал "Ошибка" формируется на выходе 22 устройства в случае одновременного появления в формате микро- ip команды управляющей метки и информации в поле логических условий.

По окончании работы устройства в последней микрокоманде записывается единица в разряде, соответствующем выходу 21 регистра 4 микрокоманд. Этот сигнал поступает на

R-вход триггера 10, который возвратится в исходное состояние и остановит генератор 11 тактовыхимпульсов.

ll83964 (л) Фиг. 2 иг.

Составитель g Ла

Р 1 Гунько Тех Т

Корректор С. qepHH

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 6271/48 Тираж 709

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва. Ж-35, Раушская наб;, д. 4/5