Накопитель амплитуды сигналов

 

НАКОПИТЕЛЬ АМПЛИТУДЫ СИГНАЛОВ , содержащий аналого-цифровой преобразователь, первый, второй и третий .сумматоры, первый и второй блоки памяти, пороговый элемент и четыре перемножителя, причем первый вход первого сумматора соединен с выходом первого блока памяти, вход которогосоединен с выходом второго сумматора:, первый вход которого соединен с выходом первого перемножителя, а второй вход соединен с выходом второго перемножителя, первый вход первого перемножителя соединен с выходом первого сумматора и первым входом третьего перемножителя, первый вход второго перемножителя соединен с первым входом четвертого перемножителя, выход третьего перемножителя соединен с первым входом третьего сумматора, второй вход которого соединен с выходом четвертого перемножителя , а выход соединен с входом второго блока памяти, выход порогового элемента является выходом накопителя , отличающийся тем, что, с целью повьппения помехоустойчивости при выделении сигнала, в него введены два преобразователя частоты , два фильтра низких частот, второй аналого-цифровой преобразователь, два регистра, четвертый и пятый сумматоры , два квадратора,- генератор числовой последовательности и блок весовых коэффициентов, .причем входом устройства являются объединенные .входы первого и второго преобразователей частоты, при этом выход первого преобразователя частоты соединен с входом первого фильтра низких частот , выход которого соединен с входом первого аналого-цифрового преобразователя , выход которого соединен Ш с входом первого регистра, выход которого соединен с вторым входом.первого сумматора, выход которого через первый квадратор соединен с первым входом четвертого сумматора, а выход второго преобразователя частоты соединен с входом второго фильтра ких частот, выход которого соединен to с входом второго аналого-цифрового преобразователя, выход которого соединен с входом второго регистра, вьг4 ход которого соединен с первьгм входом пятого сумматора, второй вход которого соединен с выходом второго блока памяти, а выход через второй квадратор соединен с вторым входом четвертого сумматора, выход, которого соединен с входом порогового элемента, а выход генератора числовой последовательности соединен с входом блока весовых коэффициентов, первый выход которого соединен с вторым входом второго перемножителя и вторым входом третьего перемножителя, а второй

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„ЯО„„1192114 (51)4 H 03 Н 1/00

Ъ;.

l Ф ,п

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHGIVIY СЗИДЕТЕЛЬСТБУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3769248/24-21 (22.) 04, 05-. 84 (46) 15. 11.85. Бюл. Р 42 (72) В.А. Сивов, С.Н. Чистяков, В,И. Прытков, Л.А. Волошин, Н,Е.Коротков, О.Ф. Вокк, П.Т. Литвиненко ,и И.Г. Вяткин (53) 621.317(088.8) (56) Зарубежная радиоэлектроника, 1961, У 8, с. 15-36.

Патент Великобритании Р 1382524, кл. Н 03 Н 1/00, опублик. 1975. (54)(57) НАКОПИТЕЛЬ АМПЛИТУД>1 СИГНАЛОВ, содержащий аналого-цифровой преобразователь, первый, второй и третий сумматоры, первый и второй блоки памяти, пороговый элемент и четыре перемножителя, причем первый вход первого сумматора соединен с выходом первого блока памяти, вход которого соединен с выходом второго сумматора, первый вход которого со-единен с выходом первого перемножителя, а второй вход соединен с вь ходом второго перемножителя, первый вход первого перемножителя соединен с выходом первого сумматора и первым входом третьего перемножителя, первый вход второго перемножителя соединен с первым входом четвертого перемножителя, выход третьего перемножителя соединен с первым входом третьего сумматора, второй вход которого соединен с выходом четвертого леремножителя, а выход соединен с входом второго блока памяти, выход порогового элемента является выходом накопителя, отличающийся тем, что, с целью повышения помехоустойчивости при выделении сигнала, в не го введены два преобразователя частоты, два фильтра низких частот, второй аналого-цифровой преобразователь, два регистра, четвертый и пятый сумматоры, два квадратора, генератор числовой последовательности и блок весовых коэффициентов,,причем входом устройства являются объединенные входы первого и второго преобразователей частоты, ври этом выход первого преобразователя частоты соединен с входом первого фильтра низких частот выход которого соединен с вхо Э

С дом первого аналого-цифрового преоб- щ разователя, выход которого соединен с входом первого регистра, выход которого соединен с вторым входом.пер- ( вого сумматора, выход которого через первый квадратор соединен с первым входом четвертого сумматора, а выход второго преобразователя частоты со единен с входом второго фильтра низких частот, выход которого соединен с входом второго аналого-цифрового преобразователя, выход которого со3 4 единен с входом второго регистра, выход которого соединен с первым входом l4h пятого сумматора, второй вход которого соединен с выходом второго блока памяти, а выход через второй квадратор соединен с вторым входом четвертого сумматора, выход, которого со-,фв единен с входом порогового элемента, а выход генератора числовой последовательности соединен с входом блока весовых коэффициентов, первый выход которого соединен с вторым входом второго перемножителя и вторым входом третьего перемножителя, а второй

1192114 выход блока весовых коэффициентов ремножителя и вторым входом четверсоединен с вторым входом первого пе того перемножителя.

Изобретение относится к радиотехнике и может быть применено в системах передачи информации.

Цель изобретения — повышение помехоустойчивости при выделении сиг нала за счет увеличения накапливаемой амплитуды сигнала и повышения отношения сигнализации.

На чертеже приведена структурная схема устройства.10

Устройство содержит: аналого-цифровой преобразователь l, первый сумматор 2, первый блок памяти 3, второй блок памяти 4, первый перемно житель 5, второй перемножитель 6, третий перемножитель 7, четвертый перемножитель 8, второй сумматор 9, третий сумматор 10, пороговый элемент II, первый и второй преобразователи частоты 12 и 13, первый и .второй фильтры низких частот 14 и

15, второй аналого-цифровой преобразователь 16, первый и второй регистры 17 и 18, четвертый сумматор 19, первый и второй квадраторы 20 и 21, пятый сумматор 22, блок весовых коэффициентов 23, генератор числовой последовательности 24.

Первый вход первого сумматора 2 соединен с выходом первого блока па-,ЗО мяти 3, вход которого соединен с выходом второго сумматора 9, первый вход которого соединен с выходом первого перемножителя 5, а второй вход — с выходом второго перемножителя 6. Первый вход первого перемножителя 5 .соединен с выходом первого сумматора 2 и первым входом третьего неремножителя 7. Первый вход второго перемножителя 6 со- 40 единен с первым входом четвертого перемножителя 8. Выход третьего перемножителя 7 соединен с первым входом третьего сумматора 10 второй вход которого соединен с выходом 4S

:четвертого перемножителя 8, а выход соединен с входом второго блока памяти 4. Выход первого преобразователя частоты 12 соединен с входом первого фильтра низких частот 14, выход которого соединен с входом первого. аналого-цифрового преобразователя 1, выход которого соединен с входом первого регистра 17,. выход которого соединен с вторым входом первого сумматора 2, выход кою торого через первый квадратор 20 соединен с первым входом четвертого сумматора 19. Выход второго преобразователя частоты 13 соединен с входом второго фильтра низких частот 15, выход которого соединен с входом второго аналого-цифрового преобразователя 16, выход которого соединен с входом второго регистра 18, выход которого соединен с первым входом пятого сумматора 22, второй вход которого соединен с выходом второго блока памяти 4, а выход через второй квадратор 21 соединен с вторым входом четвертого сумматора,19, выход которого соединен с входом порогового элемента ll. Выход генератора числовой последовательности 24 соединен с входом блока весовых коэффициентов 23, первый выход которого соединен с вторым входом второго перемножителя 6 и вторым входом третьего перемножителя 7, а второй выход блока весовых коэффициентов 23 соединен с вторым входом первого перемножителя 5 и вторым входом четвертого перемножителя 8. Входом устройства является объединенные входы первого и второго преобразователей частоты 12 и 13. Выходом устройства является выход порогового. элемента ll. При этом первый преобразователь частоты 12, первый фильтр низких частот 14, первый аналого-цифровой преобразователь 1, первый регистр 17, первый и второй сумматоры 2 и 9, первый и третий перемножители 5 и 7, первый блок памяти 3 и первый квадратор 20 образуют первый квадратурный канал. Второй преобразователь частот 13, второй фильтр

1192114

2-й квадратурный канал

1-й квадратурный канал такта

I 1. A созе„+ 0

1. А sintdt + 0

2 а. А siп uit„. sin b4

2 б. А sinult соя b9

2 а. А cos ut cos Ь /

2 б. А cos et„sin ЬЧ

3. А cosutt cos ЬЧ- А з пк1Ь„>

s in д Ч-" А с os (vent„+ b Ч}

II 1 . А соз (и)С „+ ЬЧ)+ AcosUJtg

3. А созе„sin ЬЧ А sin%„ ксоз b V= А sin (Ôt, + ЬЧ) l. A sin(ddt„+bV)+ А sinultg

2 а. (Acos(tdt, +ЬЖ+ Acosurt>)cosbV 2 а. 1А sin(ult„+b9+Asingt ) sin ЬЧ

2 б. (Асов(Ф1, +ЬЧ)+Асозий )япдЧ 2 б.(А sin(wt<+bV)+ Asinu4; )cosbV

3. (Асов(иА„+ hV)Acosult )sin Ч +

+(Asin(Mt + ЬЦ )+Asinu)t )cos ЬЧ=

=Asin(ult„+2 ЬЧ)+ Аз п(ий + ЬЧ) 3. (Асов(ий1+ ЬЧ) +Acostdt<) cosbV .-Asin (u)t„+ bV)+Asintvt) sin ЬЧ=

=Асов(МЙ„+2ЬЧ) +Асов(м1 +д ) 1. Asin(st<+ 2д +Asin(u)Q +bЧ)

+ Asinu1t й

1. А2 sin(u1t<> (N-К) ЬЧ

К= l низких частот 15, второй аналого-цифровой преобразователь lб,,второй регистр 18, третий и пятый сумматоры 10 и 22, второй и четвертый перемножители 6 и 8, второй блок памяти 4 и второй квадратор 21 образуют второй квадратурный канал.

Устройство работает следующим образом.

Входной сигнал в виде аддитивной 10 смеси и гармонических колебаний (среди которых существует и искомое с частотой ы1) и шумов поступает на объединенные входы первого 12 и второго 13 преобразователей частоты. На 15 опорный вход первого преобразователя 12 подается напряжение cos e t где ио — нижняя частота рабочего диа- пазона частот), а на опорный вход второго преобразователя 13 подается сиг- g0 нал зЫпш,. Сигналы с выходов преобразователей 12 и 13 подаются на входы первого 14 и второго 15 фильтров низкой.частоты (ФНЧ), которые выделяют низкочастотные составляющие с разност.g5 ной частотой ь о = (о+ ) ®о = где иаэс- результирующая частота сигнала, действующего на входе накопителя.

30, III 1. Acos(tug +2ЬЧ)+ .Acos(u)t>+bg)+

+ Acosu1t>

1 в A X. с О 8 (Ф к+ (И- К } Ь ) К =- 1

Сигналы с выходов ФНЧ 14 и 15 поступают соответственно на входы первого 1 и второго 16 аналого-цифрового преобразователя (АЦП). С выходов АЦП

1 и 16 численные значения выборок

А cos (4ф, + Q„) и А sin(g 1 + Ч ) (1 к i (M t КТ, 1 =4 К 6 И, где

М вЂ” число шагов, необходимое для принятия решения) с шагом дискретизации

dF (Ьà — полоса анализируемых частот) поступают на входы соответственно первого 17 и второго 18 регистров и запоминаются ими. Сигналы с выходов регистров 17 и !8 подаются на . второй вход первого сумматора 2 .и первый вход пятого сумматора 22.

Накопление амплитуды сигнала осуществляется следующим образом.

Пусть на выходе аналого-цифрового преобразователя 1 в дискретные мо менты времени появляются численные значения выборок Acostut< а на выходе АЦП 16 численные выборок значения А sin, причем t = КТ,,где .

К вЂ” номер выборки, Т - период дискретизации. Для накопления амплитуды сигнала с частотой ы надь выполt нить следующие операции:

1192114

Учитывая, что t), = КТ и весовой коэффициент 4Ч= Т, после И накоплений на входе первого квадратора 20 будет сигнал

Я, (Е) = А fnns(WKT+Nwt — юКТ) к*

= AN соз((А)ИТ), а на входе второго квадратора 21

S>(N) = AN sin((ONT).

На выходе пятого сумматора 22 получаем сигнал с мощностью (1) = Б „(1 1) + Б;(11) = А 11 .

В устройстве указанные операции реализуются следующим образом.

На первом шаге число А cos(cO;t,+

+ g0), запомненное в первом регистре 17, М раэ вызывается в первый сумматор 2, где М раз суммируется с M числами из, ячеек первого блока памяти 3, во всех ячейках которого в начальный момент были записаны нули. Полученные суммы с выхода первого сумматора 2 А sos (u;t, + Ч.

+ О) последовательно поступают на первый вход. первого перемножителя 5, на второй вход которого также последовательно поступают M весовых коэффициентов cos дЧ;(1 4,) М из блока весовых коэффициентбв 23, На выходе первого перемножителя 5

30 образуется M A сов(Ш„С+

+ Ч1) cos дЧ . Суммы с выхода первого

1 сумматора последовательно поступают на первый вход перемножителя 7, на второй вход которого с выхода блока весовых коэффициентов 23 поступают М весовых коэффициентов з п 4Ч

В итоге на выходе перемножителя 7 поочередно появляются M произведений

А cos((c);t „+ Ч; ) sin 4 g, 3 .

Работой, блока весовых коэффициентов 23 управляет генератор числовой последовательности 24.

Аналогичные операции выполняют и во втором квадратурном канале, с той разницей, что иэ регистра 18 извлекается число А sin(u)

А sin(ld.;t> + g;) cos bVI > а на выходе перемножителя 8

А sin(vent< + Ч;) соя д Ч;) 4

С выходов первого 5 и второго 6 перемножителей полученные произведения. поступают на входы второго сумматора 9,.на выходе которого появляются и чисел: А сое(и;с, + k< ) cnsskА sin(w;t1 + (,, ) sin Ьч = А nns(w; +

k; + еч ). Произведения А sin(w t, + . )

+ +) cos дЧ поступают на третий сум1 матор 10 (с выходов третьего и четвертого перемножителей 7 и 8).

На выходе третьего сумматора 10 появляются M чисел

А cos(co„". „+ 4,) sin д Ч(+ А

xsin(cc)„t„+ Ч; ) соя 4Ч = А sin(и)1С„+

+ q. + 4(It.)..

С выхода второго сумматора У полученные числа поочередно записываются в M ячеек первого блока памяти 3, а М чисел, полученные в третьем сумма.оре 10 записываются в М ячеек второго блока памяти 4.

На втором шаге в регистры 17 и 18 занесены два числа А cos(и);1 + Ч„) и А sin(cc);t +.Я;) соответственно.

Далее по вышеописанной процедуре, число А cos(co;t < + p,) M раз поступает на сумматор 2 и поочередно складывается сначала.с содержимым l-й ячейки первого блока памяти 3, затем с содержимым 2-й ячейки и т.д., в результате чего образуется М сумм

А соя((А);(;<+ (I,) + Acos(co t„ + cl>+a(f )

Максимальной будет сумма при j = i

А cos(w 2Т + 1; ) + Acos(cOiT +,.+ юТ)яя

2Acos(еА 2Т + Ч; )

Аналогично, во втором квадратурном канале на втором шаге максимальным из M чисел будет число 2Ав п((А);2Т+ Ч, ).

После N накоплений максимальными будут числа NAcos(cc);NT + q, ) и

NAsin(co.NT - Ц,.);. Ha выходе четвертого сумматора 19 на N-м шаге из М чисел максимальным будет число .ГРА, которое сравнивается с пороговым значением в пороговом элементе И. Зная порядковый номер максимального чис-. ла, можно определить частоту действующего на вход приемника сигнала.

Таким образом, устройство позволяет получить двойной выигрьпп в накапливаемой амплитуде, что приводит к увеличению отношения сигнал/myM и повьппение помехоустойчивости при выделении сигнала.

1192114

Ъ

Ъ

Составитель С. Лебедев

Редактор В. Ковтун Техред М.Надь Корректор Е. Сирохман

Заказ 7172/56 Тираж 871 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

11035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4