Арифметическое устройство для обработки комплексных чисел

 

Изобретение относится к автоматик1е, вычислительной технике, в частности к -решению задач цифровой фильтрации и спектрального анализа. Цель изобретения - повышение быстродействия , что достигается за счет исключения схемы умножения комплексных чисел. В состав устройства входят шесть регистров, блок суммированиявычитания, четыре сумматора порядка, четыре элемента ИСКПЮЧАЩЕЕ ИЛИ и два вычислительных блока, каждый из которых содержит три коммутатора, два узла сдвига, сумматор-вычитатель, сумматор, шифратор и вычитатель. Устройство выполняет базовую операцию быстрого преобразования Фурье - умножение двух комплексных чисел и суммирование полученного произведения с третьим комплексным числом.1 ил. сл ND to оо s 4 ;о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) ()1) сю 4 G 06 F 15/332

К ABTOPCHOIVlY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3815500/24-24 (22) 12.10.84 (46) 07.04.86. Бюл. № 13 (72) Г.Г.Алексеев, В.M.Çëàòíèêoâ и О.С.Михайлова (53) 681.32 (088.8) (56) Электроника, И.: Мир, 1968, т. 41, № 8, с. 33-40.

Авторское свидетельство СССР № 598085, кл. С 06 F 15/332, 1976. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ

ОБРАБОТКИ КОМПЛЕКСНЫХ ЧИСЕЛ (57) Изобретение относится к автоматике, вычислительной технике, в частности к -решению задач цифровой фильтрации и спектрального анализа. Цель изобретения — повышение быстродействия, что достигается за счет исключения схемы умножения комплексных чисел. В состав устройства входят шесть регистров, блок суммированиявычитания, четыре сумматора порядка, четыре элемента ИСКЛ1ОЧАЮЩЕЕ ИЛИ и два вычислительных блока, каждый иэ которых содержит три коммутатора, два узла сдвига, сумматор-вычитатель, сумматор, шифратор и вычитатель. Устройство выполняет базовую операцию быстрого преобразования Фурье — ум- . ножение двух комплексных чисел и суммирование полученного проиэведеC ния с третьим комплексным числом.1ил. Е

1 122

Изобретение относится к автоматике и вычислительной технике, в частности к цифровой обработке сигналов,и может быть использовано в устройствах для выполнения цифровой фильтрации.

Цель изобретения — повышейие. быстродействия.

На чертеже представлена функциональная схема арифметического устройства для обработки комплексйьгх чисел, выполняющего базовую операцйю быстрого преобразования Фурье (БПФ) умножение двух комплексных .чисел и суммирование полученного произведения с третьим комплексным числом.

Устройство содержит входные регистры 1-6, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ

7, сумматоры 8 порядка, вычислительные блоки 9, вычитатель 10 порядков, коммутатор 11 большего порядка, коммутаторы 12 и 13 меньшего и. большего числа, узел 14 сдвига сумматор-вычитатель 15, узел 16 нормализации, узел 17 сдвига, шифратор 18, сумматор 19, блок 20 суммирования — вычитания, входные шины 21 — 26, шины

27 — 34 мантисс. частичных произведений. шины 35 — 40 комплексных чисел, выходные шины 41-44.

Рассмотрим первую часть базовой операции БПФ вЂ” умножение двух комплексных чисел В W.

Устройство работает следующим образом.

Информация в регистрах представлена числами с плавающей запятой, т. е. операнды В = a+j b и A=e +j f имеют порядки По, IIb, Пе, П» и мантиссы М,M,,M,,М . Комплексная нее совая функция W=c+j d также представлена числом с плавающей запятой, но модуль мантисс действительной и мнимой частей при предварительной обработке делается равным 1, т.е. в регистрах W (3 и 4) информация представлена порядками действительной и мнимой частей П и П 1 и знаками единичных мантисс.

Таким образом, для получения комплексного произведения

BW=(a+jb) (c+jd)=(ac-ьй) j (Ъс -ас1) не требуется выполнять умножение мантисс Ма Mc M b ° И,, И Ь М

M М,1, а необходимо только выполнить сложение порядков П +П, П +П,, 1, П ь+П, П +П и сформировать знаки произведений ас, bd, Ьс и ad. Модуль мантиссы произведения ас равен модулю мантиссы а, так как M = 1, а знак

3249 2

Зн +Зн . Аналогично, модули мантисс д с остальных частичных произведений bd, Ьс и ad будут равны модулям соответствующих мантисс М> и Ма. Знаки этих частичных произведений формируются группой элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ и соответственно равны: ЗнМ =

10 !

ЗнМ +ЗнМ, ЗнИ:,1=3нМ + ЗнМ,, ЗнМ р

=ЗнМ -ЗнМ, ЗнМ,1=3нМд+ЗнМд.

Таким образом, для получения произведения BW вместо четырех схем умножения необходимо четыре сумматора порядков и четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. При этом в связи с тем,что комплексная весовая функция W представляется числом с единичной мантиссой, точность полученного произведения будет зависеть от количества отброшенных значащих цифр в коде мантиссы. Точность полученного произведения может достигать 20 — 25X что для определенного круга задач при грубой оценке вполне удовлетворительно.

По входам 21, 22, 25 и 26 во входные регистры 1, 2 и 5, 6 записываются действительные и мнимые части операндов В и А (а, b, е, f), представленных числами с плавающей запятой, т.е. в регистре 1 находится число а = П М, в регистре 2 — число

b=IIb Mb, в регистре 5 — число е

= П M,в регистре 6 — число Й=П М< (где П вЂ” порядок со знаком; И вЂ” мантисса со знаком). В регистоы 3 и 4 с входов 23 и 24 записываются действительная и мнимая часть комплексной весовой функции W (с и d), представленные числами с плавающей запятой и с единичной мантиссой, т.е. в регистр

3 находится число .с = П Зн в рес с гистре 4 — число d = Пс Зн

Для получения произведения BW =

=(ас-Ьй)+j(bc+ad) порядки умножаемых чисел складываются, а мантиссы перемножаются, но поскольку мантиссы с и d сделаны равными 1, то у частичных произведений ас, bd, Ъс, ad модули мантисс равны модулям мантисс операнда В (М и И ), а порядки равны соответствующим суммам порядков операндов В и W. Знаки мантисс частичных произведений формируются группой элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и объединяются с соответствующими модулями мантисс в шинах 27, 28, 31 и 32 частичных произведений. Таким образом, на первом сумматоре 8 порядка получаем порядок произведения ас

П,= Il + Пс» на втором сумматоре порядков П „ = Н + П, на третьем сумматоре порядков П i= П + Ild» на

b четвертом сумматоре порядков II = ад

= Па + П,.1. В зависимости от знаков порядки принимаются в сумматоры в прямом либо в дополнительном коде.

Мантиссы частичных произведений M ас и М и соответствующие порядки по шинам 27 — 30 поступают в первый вычислительный блок 9, в котором вычисляется действительная часть произведения BW ac-bd. Порядки П и ас

П „поступают на вход вычитателя 10 порядков, на выходе которого образуется разность порядков. Код разности является управляющим сигналом для узла 14, знак разности является управляющим сигналом для коммутаторов 12 меньшего числа, большего числа 13 и большего порядка 11.

Мантиссы частичных произведений ас и bd поступают на информационные входы коммутаторов 12 и 13. Мантисса меньшего числа пропускается через коммутатор 12 на узел 14, где выполняется сдвиг вправо на количество разрядов, соответствующее коду разности порядков, и поступает на вход сумматора-вычитателя 15. На другой вход сумматора-вычитателя 15 через коммутатор 13 большего числа поступает мантисса большего числа. На выходе сумматора-вычитателя 15 образуется промежуточная ненормализованная разность ас-bd, которая может быть в прямом или в дополнительном коде. В последнем случае она инвертируется на выходных преобразователях, входящих в состав оборудования сумматоров-вычитателей, с учетом единицы младшего разряда. В сумматоре-вычитателе 15 формируется также значение признака переполнения П при сложении мантисс.

Нормализация промежуточного результата при отсутствии переполнения (П=О) осуществляется путем сдвига влево на количество разрядов, равное количеству подряд расположенных нулей до первой единицы. В случае переполнения (П=1) нормализация состоит в сдвиге промежуточного результата вправо на один разряд.

Код нормализации формируется в шифраторе 18, на вход которого поступает ненормализованный промежуточный результат, На первых выходах шифра1223249 4 тора формируется код разности Й равный количеству подряд расположенных нулей до первой единицы в стар.ших левых разрядах. На вторых выходах образуется значение признака

П переполнения, равное

1, если переполнение есть

О если нет, Сигналы кода разности и признака переполнения поступают на управляющие входы узла 17 и сумматора 19 коррекции порядка. На информационные входы узла сдвига поступает ненормализованный результат ас-bd, а на информационный вход сумматора коррекции порядка — больший порядок с выхода коммутатора 11 большего порядка. В зависимости от управляющих сигналов Л и П узел сдвига осуществляет сдвиг ненормализованного результата влево на Ь разрядов (П=О) или вправо на 1 разряд (П=1)» а сумматор 19 добавляет +1 к порядку большего числа при П=1 или вычитает из порядка большего числа — Ь . Порядок и мантисса вычисленной действительной части произведения BW rro шинам

37 и 38 поступают в блок суммирования-вычитания для сложения с комплексным числом А. Во втором вычислительном блоке 9 аналогично вычисляются порядок и мантисса мнимой части произведения BW-(dc+ad) и по шинам

39 и 40 поступают на вход блока сум35 мирования — вычитания для сложения с комплексным числом А.

Формула изобретения

Арифметическое устройство для обработки комплексных чисел содержащее

> шесть регистров, информационные входы которых являются входами соответ45 в ственно реальной и мнимой частей первого операнда устройства, реальной и мнимой частей коэффициента устроиства, реальной и мнимой частеи второго операнда устройства, блок суммирования-вычита50 ния первыи и второи входы которого подключены к выходам соответственно пятого и шестого регистров а

» первый, второй, третий и четвертый выходы блока суммирования-вычитания

55 являются соответственно выходами реальной и мнимой частей суммы устройства, реальной и мнимой частей pasности устройства, о т л и ч а ю—

1? 23249 щ е е с я тем, что, с целью повышения быстродействия, в него введены четыре сумматора порядка, четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и два вычислительных блока,. каждый из которых содержит три коммутатора, два узла сдвига, сумматор-вычитатель, сумматор, шифратор и вычитатель, выход которого подключен к управляющим входам первого, второго, третьего коммутаторов и к входу управления сдвига первого узла сдвига, выходы которых подключены соответственно к первому входу сумматора, информационному входу первого узла сдвига, первому и второму входам сумматора-вычитателя, выход которого подключен к информационному входу второго узла сдвига и входу шифратора, первый и второй выходы которого подключены соответственно, первый — к первому разрядному входу управления сдвигом второго узла сдвига и второму входу сумматора, а второй — к второму разрядному входу управления сдвигом второго узла сдвига и третьему входу сумматора, при этом выход первого регистра соединен с выходами первого и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и подключен к первым информационным входам второго и третьего коммутаторов первого и второго вычислительных блоков, первым входам первого и четвертого элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ и первым входам первого и четвертого сумматоров порядка, выход второго регистра и выходы второго и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.подключены к вторым информационным входам второго и третьего коммутаторов первого и второго вычислительных блоков, первым входам второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входам второго и третьего сумматоров порядка, выход третьего регистра подключен к вторым входам

1О первого и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и вторым входам первого и третьего сумматоров порядка, выход четвертого регистра подключен к вторым входам второго и четвертого

15 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и вторым входам второго и четвертого сумматора порядка, выход первого сумматора порядка подключен к первому инфор- .. мационному входу первого коммутато20 ра и первому входу вычитателя первого вычислительного блока, второй информационный вход первого коммутатора и второй вход вычитателя которого подключены к выходу второго сумматора

25 порядка, выход третьего сумматора порядка подключен к первому информационному входу первого коммутатора второго вычислительного блока и первому входу вычитателя второго вычис30 лительного блока, второй информационный вход первого коммутатора и второй вход вычитателя которого подключены к выходу четвертого сумматора порядка, выходы сумматоров и вторых узлов сдвига первого и второго вычислительных блоков подключены соответственно к третьему, четвертому, пятому и шестому входам блока суммирования-вычитания.

1223249

Составитель А. Баранов

Редактор В.Петраш Техред Н,Бонкало Корректор В.Бутяга

Заказ 1716/53 Тираж 671 Подписное

ВНИИПИ Государственного .комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4