Генератор псевдослучайных чисел

 

Изобретение относится к импульс ной технике и позв. улучшить корреляционные свойства генерируемой последовательности чисел. Устройство . содержит шину 1 Пуск, генератор 2 импульсов, элемент ЗАПРЕТ 3, делитель 4 частоты, элемент ИЛИ 5, счетчик 6, элемент И 7, сумматор 8, регистр 9 адреса, блок 10 памяти. В описании представлены условия, гарантирующие появление в каждом цикле на выходах генератора полного множества псевдослучайных чисел, записанных в блок 10 памяти. 1 ил.« Зй/jr. ю со со СП

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (б1) 4 Н 03 K 3/84

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОтНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пу

1 (21) 3762829/24-21 (22) 28.06.84 (46) 07.04.86. Ввл. 9 13 (71) Ленинградский институт инженеров железнодорожного транспорта им.акад.

В.Н.Образцова (72) Г.В.Добрис, С.Ф.Копытини С.А.Яблонский (53) 621.374 ° 2 (088.8) (56) ТИИЭР, 9 5, 1976, с.315.

Авторское свидетельство СССР

Ф 524175, кл. G 06 F 1/02, 1975.

„„SU„„1223350 A (54) ГЕНЕРАТОР ПСЕВДОСЛУЧАИНЬИ ЧИСЕЛ (57) Изобретение относится к импульсной технике и позволяет улучшить корреляционные свойства генерируемой последовательности чисел.. Устройство содержит шину 1 "Пуск", генератор 2 импульсов, элемент ЗАПРЕТ 3, дели" тель 4 частоты, элемент ИЛИ 5, счетчик 6, элемент И 7, сумматор 8, регистр 9 адреса, блок 10 памяти. В описании представлены условия, гарантирующие появление в каждом цикле на выходах генератора полного множества псевдослучайных чисел, записанных в блок 10 памяти. 1 ил.

Ю

1223350

1О

20

25.

45

Изобретение относится к импульсной технике.

Цель изобретения — улучшение корреляционных свойств генерируемых последовательностей чисел.

На чертеже представлена структурная схема генератора псевдослучайных чисел.

Генератор псевдослучайных чисел содержит шину 1 "Пуск", генератор 2 импульсов, элемент ЗАПРЕТ 3, делитель 4 частоты, элемент ИЛИ 5, счетчик б, элемент И 7, сумматор 8, регистр 9 адреса, блок 10 памяти. Шина 1 "Пуск" соединена с первым sxoдом элемента ЗАПРЕТ 3, первым входом делителя 4 частоты, первым входом регистра 9 адреса и первым входом элемента ИЛИ 5, выход которого соединен с первым входом счетчика 6, выходы которого соединены с первой группой входов сумматора 8, выходы которого соединены с разрядными входами регистра 9 адреса, выходы которого соединены со входами блока 10 памяти и второй группой входов сумматора 8, выход переноса которого соединен с входом переноса этого сумматора. Выходы счетчика 6, кроме первого, соединены с входами элемента И 7, выход которого соединен со вторым входом элемента ИЛИ 5. Первый вход элемента И 7 соединен со вторым входом счетчика 6 и выходом делителя 4 частоты, второй вход которого соединен с вторым входом регистра 9 адреса и выходом элемента

ЗАПРЕТ 3, второй вход которого соединен с выходом генератора 2 импульсов.

Генератор псевдослучайных чисел работает следующим образом.

По сигналу,. поданному на шину 1

"Пуск", делитель 4 частоты и регистр

9 адреса устанавливается в нулевое состояние. Этим же сигналом через элемент .ИЛИ 5 счетчик 6 устанавливается в состояние 00...01, определенное значениями сигналов на его информационных входах. По окончании сигнала на шине 1 "Пуск" снимается запрещающий потенциал с первого входа элемента ЗАПРЕТ 3 и импульсы, проходящие через этот элемент с выхода генератора 2 импульсов, начинают управлять работой генератора псевдослучайных чисел.

В каждом такте его работы содержимое счетчика 6 суммируется в сумматоре 8 с содержимым регистра 9 адреса, и результат суммирования по переднему фронту импульса синхронизации с выхода элемента ЗАПРЕТ 3 записывается обратно в регистр 9 адреса. Этот результат является очередным адресом, по которому из блока 10 памяти, в котором записана последовательность равномерно распределенных псевдослучайных чисел, считывается очередное псевдослучайное число. В следующем такте содержимое регистра 9 адреса снова увеличивается на величину, определенную состоянием счетчика 6, которое остается неизменным в течение одного цикла работы генератора, определяемого объемом блока 10 памяти. Содержимое счетчика 6, таким образом, представляет собой константу, используемую для выработки очередного адреса. В поле допустымых адресов блока 10 памяти отсутствует один адрес, соответствующий нулевой ячейке, поэтому при переходе через граничное значение поля адресов, в результате очередного прибавления констайть со счетчика б, требуется коррекция адреса. Эта коррекция выполняется с помощью обратной связи с выхода переноса сумматора 8 на его же вход переноса. Когда результат суммирования выходит за границу допустимых адресов на выходе переноса сумматора 8 образуется единичный сигнал (единица переноса). Этот сигнал по цепи обратной связи поступает на вход переноса в младший разряд сумматора 8, в результате чего значе- ние суммы на выходах сумматора 8 увеличивается на единицу. Таким образом, при переходе через границу адресов к очередному адресу прибавляется константа со счетчика 6 и

+1, в остальных случаях адрес модифицируется на величину константы со счетчика 6.

По окончании очередного цикла генерации на выходе делителя 4 частоты по модулю, определяемому объемом блока 10 памяти, появляется импульс, который, воздействуя на второй вход счетчика 6, увеличивает его содержимое на единицу, формируя таким образом константу модификации адреса для следующего цикла генерации. Наи3 1223350 4

ВНИИПИ Заказ 1723/58

Тираж 816 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 большей разрешенной константой модификации адреса является число на единицу меньшее числа ячеек блока 10 памяти. Для исключения в счетчике 6 состояния, равного числу ячеек блока 10 памяти (а также запрещенного нулевого состояния), в генераторе применяется элемент И 7. Когда состояние счетчика 6 достигает последнего разрешенного состояния и с вы- 10 хода делителя 4 частоты поступает очередной импульс, определяющий момент окончания очередного цикла генерации псевдослучайных чисел, на выходе элемента И 7 появляется еди- 15 ничный сигнал, поступающий через элемент ИЛИ 5 на первый вход (установки начального состояния) счетчика 6. По этому сигналу в разряды счетчика 6 записывается код 00...01, 20 который является первой разрешенной константой модификации адреса, после чего генерация псевдослучайных чисел устройством прододжается.

Очевидно, что период повторения по- 25 следовательности псевдослучайных чисел, формируемых генератором, равен числу тактов N=(2 -2)(2 -1), где ш — разрядность чисел (2 -1) ячеек блока 10 памяти. ЗО

Дополнительным условием, гарантирующим появление в каждом цикле на выходах генератора полного множества из 2 -1 псевдослучайных чисел, записанных в блоке 10 памяти, является взаимная простота константы q со счетчика 6 и числа (2 -1).

Это условие выполняется для всех

q=1,2,..., 2 -2 только в том случае, когда период M=2 -1 сам яв- 40 ляется простым числом.

Значения константы q модификации адреса по существу определяют шаг, с которым псевдослучайные числа исходной последовательности, образованной как последовательность состояний сдвигающего регистра, считываются из ячеек памяти. Если шаг

q.ïðîáåãàåò.âñå возможные значения

tTl от 1 до 2 -2, то на выходах генера- 50 тора генерируется полцое множество

tel неповторяющихся циклов из М=2 -1 псевдослучайных чисел исходной последовательности. Последовательности бинарных символов, получаемые в отдельных разрядах генерируемых псевдослучайньж чисел, также образуют полное множество M-последовательностей, которые могут быть получены для данной степени характеристйческого полинома.

Формула изобретения

Генератор псевдослучайных чисел, содержащий генератор импульсов, счетчик, элемент И, о т л и ч а— ю шийся тем, что, с целью улучшения корреляционных свойств генерируемых последовательностей чисел, он содержит элемент ЗАПРЕТ, делитель частоты, элемент ИЛИ, сумматор, регистр адреса, блок памяти, шину "Пуск", которая соединена с первым входом элемента ЗАПРЕТ, пер-! .вым входом делителя частоты, первым входом регистра адреса и первым входом элемента ИЛИ, выход которого соединен с первым входом счетчика, выходы которого соединены с первой группой входов сумматора, выходы которого соединены с разрядными входами регистра адреса, выходы которого соединены с входами блока памяти и второй группой входов сумматора, выход переноса и вход переноса которого соединены между собой, выходы счетчика, кроме первого, соединены с соответствующими, кроме первого, входами элемента И, выход которого соединен с вторым входом элемента ИЛИ, первый вход элемента

И соединен с вторым входом счетчика и выходом делителя частоты, второй вход которого соединен с вторым входом регистра адреса и вьмодом элемента ЗАПРЕТ, второй вход которого соединен с выходом генератора импульсов.