Устройство для деления 48-разрядных чисел

 

Изобретение относи тся к области вычислительной техн.ики и может быть использовано в арифметических устройствах высокопроизводительных цифровых вычислительных мащин в качестве отдельного функционального устройства. Данное устройство представляет, собой конвейер, в связи с чем оно поделено на части-сегменты, причем каждому сегменту конвейера соответствует комбинационнЬ1й блок, осуществляющий определенный этан обработки, и регистровая память, служащая для промежуточного хранения информации. Положи- -тельный . эффект изобретения состоит в расширении функциональных возможностей устройства, в увеличении быстродействия выполнения операции деления, в повышеш1и точности .частного до 47 верных разрядов и в обеспечении возможности дополнительного распараллеливания -вычислений благодаря освобож- .дению устройства умножения для выполнения своей основной функции. 1 ил. i (Л ГчЭ : со ч1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (д) 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (Ф

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР пО делАм изОБРетЕний и ОтнРытий

/ (21) 3825559/24-24 (22.) 17, 1 2, 84 (46) 23,06.86. Бюл, Р 23 (72) А,Е. Боярский, 10,В. Захаров;, Ю,И, Митропольский, А.А. Усан, В.З, Шнитман и В.В. Щенников (53) 681.325.5 (088.8) (56) Карцев M.À. и Брик В,А.. Вычислительные системы и синхронная арийметика, -М,: Радио и связь, 1981, с.226-230, Авторское свидетельство СССР у. 11734 2 „ кл, С 06 Р 7/52, 1984. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ 48-РАЗРЯДНЫХ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и может быть использовано в арифметических устройствах высокопроизводительных цифровых вычислительных машин в качестве от.„SU 1239712 дельного функционального устройства.

Данное устройство представляет собой конвейер, в связи с чем оно поделено на части-сегменты, причем каждому сегменту конвейера соответствует комбинационный блок, осуществляющий определенный этап обработки, и регист-ровая память, служащая для промежу-, точного хранения информации, Положи-тельный . эффект изобретения состоит в расширении функциональных возможностей устройства, в увеличении быстродействия выполнения операции деления, в повышении точности .частного до 47 верных разрядов и в обеспечении возможности дополнительного распараллеливания вычислений благодаря освобождению устройства умножения для выполнения своей основной функции, 1 ил, 1

12397

Изобретение. относится к вычислительной технике и может быть использовано в арифметических устройствах высокопроизводительных машин.

Цель изобретения — повышение про- 5 изводительности устройства, Схема устройства деления сорокавосьмираэрядных чисел представлена на чертеже.

Устройство содержит регистр 1 де- IO лителя, регистр 2 делимого, входные шины 3 и 4 делителя и делимого, выходную шину 5 результата, регистры 628, регистр 29 результата, блок 30 памяти, сумматоры 31-34, умножители 15

35-50, сумматор 51 с сохранением переносов и сумматор 52, входную шину

53 тактовых импульсов устройства, Устройство работает следующим образом °

Предлагаемое устройство является конвейерным, в связи с чем оно . поделено на части — сегменты, причем каждому сегменту соответствует комби национный блок, осуществляющий определенный этап обработки, и регистровая память, служащая для промежуточного хранения информации, Для обеспечения точности частного в 47 верных двоичных разрядах за две ЗО итерации (второго и третьего порядка точности соответственно) необходимо иметь заранее вычисленное начальное приближение (X;) с не менее, чем семью верными двоичными разрядами, Начальные приближения сведены в таблицу, из которой они выбираются при помощи восьми разрядов нормализованного делителя, расположенных справа от старшей единицы, Таблица начальных приближений хранится в блоке 30 памяти °

12 соответственно первая, вторая и третья шестираэрядные группы множителя Х,, На выходах первого, второго и третьего умножителей 35 — 37 образуются три двухрядных кода. Далее полученные двухрядные коды суммируются совместно с удвоенным значением начального приближения в обратном коде (-2Хр), поступающего с регистра

24 на сумматор 31..На выходе суммато— ра 31 образуется выражение (-2Хр+

+ Х С ), которое запоминается в регистре 12 в обратном коде, Восемнадцат:ь старших разрядов выражения а

2Хо Хр где Х вЂ” первое приближение обратной величины делителя С, с инверсного выхода регистра 12 поступают на. первый вход умножителя 38, на второй вход которого подается 48-разрядное значение С, задержанное на регистрах

6, 8, 10 и 13, Производится умножение СХ . На выход умножителя 38 пос-, тупает 38-разрядная величина 1-CQ получаемая путем отсечения шестнадцати старших и двенадцати младших разрядов произведения СХА, В блоке 39 осуществляется умножение АХл, где А — делимое ° На первый вход блока 39 умножения поступает величина Х, на второй вход с регистра 2 делимого через регистры 7, 9, II и 14 подается 48-разрядное значение

А. На выходе блока 39 образуется путем. отсечения десяти младших разрядов

56-разрядное значение АХл .

Обратная величина делителя с точностью в 47 верных разрядах(Хд) может быть вычислена при помощи выражения

На вход блока 30 с регистра 1 пос" тупает значение делителя (С), старшие разряды которого адресуют в таблице начальных приближений девятиразрядное значение Х> поступающее на первый выход блока 30 памяти, на второй выход которого выбирается 18разрядное значение квадрата начального приближения (X )

Формирование и суммирование частичных произведений, разделенных на три группы, осуществляется при помощи первого, второго и третьего умножителей 35 - 37, на вторые входы которых подается множимое С. На первые входы. умножителей 35 — 37 подаются

Х, = Х„+ Х, (1-CX„) +

Х, (1-СХ„) (1-СХ1 ) (1)

Для получения частного В необходимо Х умножить на делимое А:

В =: АХ а = АХл + АХл (1 СХл ) +

+ АХ „(I -СХ,1) (1-СХ ) . (2)

SO

С целью увеличения быстродействия работы устройства деления при усло-. вии достижения точности результата в 47 верных двоичных разрядов выра жение 2 преобразуется следующим образом;

АХ == (AX„} + (АХ4) 1, + АХл х

3 12397 х (1-СХ ) + АХ,1 ° (1-СХ, ) (! -СХ„) . (3) где (АХ „) — старшине 30 разрядов выражения АХ„; (АХ )м — младшие 26 разрядов выражения АХ„; ,, .- старшие 40 разрядов выражения АХ, 1 (1 — СХ ) — старшие 24 разряда выражения (1-СХ1) .

fO

На умножителях 40, — 43 и на сум(маторе 32 осуществляется вычисление выражения АХ ((1-СХ1) °

На вторые входы умножителей 40

43 поступает множимое АХА ° На первые входы умножителей подаются соответственно первая, вторая, третья и четвертая шестиразрядные группы множителя (1-СХ )с, На выходе умножителей

40 — 43 образуются четыре двухрядных кода, которые суммируются на сумматоре 32, на выход которого поступает

40-разрядное выражение АХ((1-СХ 1)„, которое запоминается в буферном регистре 21, На регистре 17, умножителях 44 — 46 и на сумматоре ЗЗ вычисляется выражение

АХ (l -CÕ ) + (АХ z), rpe (1-CX, )М = (1 CX<) — (1 CX )z, 30

На первые входы умножителей 44

46 поступают 14 с младших разрядов выражения (1-СХ,1), На вторые входы умножителей 44-46 поступает. множимое АХх . На первые входы умножителей 44 и 45 подаются соответственно первая и вторая шестиразрядные группы множителя (1-СХ1)м, на первый вход умножителя 46 поступают два младших разряда (1-СХ1)М . 1О

На выходе умножителей 44 — 46 образуются три двухрядных кода, которые ,суммируются совместно с двадцатью пятью младшими разрядами величины

АХ,1 с регистра 17 на сумматоре 33, на выход которого поступает выражение

АХ .(1-CX„) + (АХ )(1 которое запоминается в. регистре 22, На сумматор 34 осуществляется сложение величин АХ,1 -(1-СХ )ц и

)Й (1-СХ )(г + (АХ )щ, которые подаются на первый и второй входы сумматора 34 соответственно с выходов регистров 21 и 22. На выходе суммато.— ра 34 образуется 40-разрядное выражение АХ (1-СХ1) + (АХ )Н, отоРое запоминается в буферном регистре 25.

12

На умножителях 47 — 50 и на сумматоре 51 вычисляется выражение ах, (I-cxI)z ° !I-сх,) + (ахг х х (I СХа) + (АХ Ям где fAXI (I-CXI)+(AXq)g7IC 25 млаДпп х разрядов величины AX (1-СХ,1)+

+ (АХ )м.

Га первые входы умножителей 47

50 подаются соответственно первая, вторая, третья и четвертая шестираз- . рядные группы множителя (1-СХ ), а на вторые — множимое АХх <1-СХ,() . узлов умножения 47 — 50. Образуются четыре двухрядных кода, которые суммируются совместно с двадцатью пятью младшими разрядами величины

АХ (1-СХ ) + (АХ.()м на сумматоре 51 с сохранением переносов, Полученный двухрядный код поступает на первый и второй входы сумматора 52, 30-разрядное значение (АХ,1)х(, задержанное на регистрах 15, 19, 23, 26 и 28, поступает на третий вход сумматора 52 ° Значение пятнадцати. старших разрядов АХ((1-СХ1) + (АХ )м, задержанное на регистре 27, поступает на четвертый вход сумматора 52, с выхода которого сорокавосьмиразряд- . ное значение частного с сорока семью верными разрядами принимается на выходной регистр 29, Формула изобретения

Устройство для деления 48-разрядных чисел, содержащее регистр делителя, блок памяти, два умножителя, два сумматора, двадцать один регистр и выходной регистр, причем информационный вход регистра делителя является входом делителя устройства, выход регистра делителя подключен к адресному входу блока памяти и к информационному входу первого регистра, выход первого регистра подключен к информационному входу второго регистра, выход второго регистра подключен к информационному входу третьего регистра, выход третьего регистра подключен к информационному входу четвертого регистра, выход первого сумматора подключен к информационному входу пятого регистра, выходы чет— вертого и пятого, регистров подключе" ны соответственно к первому и второ1239712 му информационным вхоцаМ первого умножителя, выход первого умножителя подключен к информационному входу шестого регистра, выход шестого регистра подключен к информационному входу седьмого регистра, выход седьмого регистра подключен к информационному входу восьмого регистра, выход девятого регистра подключен к 10 информационному входу десятого регистра, вь ход десятого регистра подключен к информационному входу одиннадцатого регистра, выход одиннадцатого регистра подключен к информационному входу двенадцатого регистра, выход тринадцатого регистра подключен к информационному входу четырнадцатого регистра, выход четырнадцатого регистра подключен к информа- 20 ционному входу пятнадцатого регистра, выход пятнадцатого регистра подклю-, чен к информационному входу шестнад. цатого регистра, выход шестнадцатого регистра подключен к информацион- 25 ному входу семнадцатого регистра, выход восемнадцатого регистра подключен к информационному входу девятнадцатого регистра, выходы семнадцатого и девятнадцатого регистров под- р ключены соответственно к первому и второму информациционным входам второго сумматора, выход второго сумматора подключен к информационному входу выходного регистра, выход выходного регистра является выходом результата устройства, о т л и ч аю щ е е с я тем,,что с целью повышения производительности, в него введены регистр делимого, три сумматора.,щ умматор с сохранением переносов, два регистра и четырнадцать умножителей, причем информационный вход двадцать второго регистра подключен к первому . информационному выходу блока памяти, первые информационные входы третьего, четвертого и .пятого умножителей подключены к второму информационному выходу блока памяти, вторые информационные входы третьего, четвертого и пятого умножителей подключены к

:выходу первого регистра, выход двадцать второго регистра и выходы поразрядных переносов третьего,,четвертого и пятого умножителей подключены соответственно к первому, второму, третьему и четвертому информационным вхоцам первого сумматора, вход регистра делимсго является входом делимого, выход регистра делимого подключен к информационному входу девятого реги-стра первый и второй информационные входы второго умножителя подключены соответственно к выходам пятого и двенадцатого регистров, выход первого умножителя подключен к первым инфор-мационным .входам шестого седьмого, восьмого„ девятого, десятого, одиннадцатого и двенадцатого умножителей, выход второго умножителя подключен к вторым информационным входам шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого умножителей и к информационным входам двадцать третьего и тринадцатого регистров, выходы поразрядных переносов шестого, седьмого, восьмого и девятого умножителей подключены соответственно к первому, второму, третьему и четвертому информационным входам третьего сумматора, выход двадцать третьего регистра. и выходы адресных переносов десятого одиннадцатого и двенадцфтого умножителей подключены соответственно к первому, второму третьему и четвертому информационным входам четвертого сумматора, выход третьего сумматора подключен к информационному входу двадцатого регистра, выход четвертого сумматора подключен к информационному входу двадцать первого регистра, выход восьмого регистра подключен к первым информационным входам тринадцатого, четырнадцатого пятнадцатого и шестнадцатого умножи-. телей выход двадцатого регистра подключен к вторым информационным входам тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого умножителей и к первому информационному входу пятого сумматора, выход двад цать первого регистра подключен к второму йнформационному входу пятого сумматора, выхоц пятого сумматора подключен к информационному входу- восемнадцатого регистра, первый, второй, третий, четвертый и пятый входы сумматора с сохранением переносов подключены соответственно к выходам поразрядных переносов тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого умножителей и к выходу во-; семнадцатого регистра, выход поразрядных переносов и выход разрядных сумм сумматора с сохранением перено12397!

Составитель С. Силаев

Техред Л.Олейник Корректор Е, Рошко

Редактор Е ° Папп

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5, Заказ 3397/49

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 сов подключены соответственно к третьему и четвертому информационным входам второго сумматора, выходы пораз» рядного результата третьего, четвертого и пятого умножителей подключены соответственно к пятому, шестому и седьмому информационным входам первого сумматора, выходы поразрядного результата шестого, седьмого, восьмого и девятого умножителей подключены соответственно к пятому, шестому, седьмому и восьмому информационным входам третьего сумматора, выходы поразрядного результата десятого, один12 8 надцатого и двенадцатого умножителей подключены соответственно к пятому, шестому и седьмому информационным входам четвертого сумматора, выходы поразрядного результата тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого умножителей подключены соответственно к шестому, седьмому, восьмому и девятому информационным входам сумматора с сохранением переносов, входы синхронизации всех регистров устройства объединены между собой и подключены к входу тактовых импульсов устройства,