Устройство управления доступом к магистрали эвм

 

Изобретение относится к вычислительной технике и может быть использовано при обмене информацией в режиме прямого доступа памяти ЭВМ серии Электроника и внешними устройствами . Цель изобретения -.упрощение устройства. Цель изобретения достигается за счет введения в уст- . ройство элемента И-НЕ с соответству- Ю1ЦИМИ функциональньми связяь4и между ним и известными блоками устройства. 1 ил. (Л с w 1C СП ГО

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ РЕСПУБЛИН (5g 4 G 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

1З,, 13

%llfiAl1M < i

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3801737/24-24 (22) 17.!0.84 (46) 07.07.86. Бюл. М 25 (72) Л. С. Галушкина, -А. В. Гудилин и Б. А. Чистов (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 935961, кл. G 06 F 9/46, 1980.

Авторское свидетельство СССР

У -1196869, кл. G 06 F 9/46, 20.10.84.

„„SU„„1242952 А1 (54) УСТРОЙСТВО УПРАВЛЕНИЯ ДОСТУПОМ

К МАГИСТРАЛИ 3ВМ (57) Изобретение относится к вычислительной технике и может быть использовано при обмене информацией в режиме прямого доступа z памяти ЭВМ серии "Электроника" и внешними устройствами. Цель изобретения †.Упрощение устройства. Цель изобретения достигается за счет введения в уст-, ройство элемента И-НЕ с соответствующими функциональными связями между ннм и известными блоками .устройства.

1 ил.

С:

М

4ь

baal с©

Сл

12429

Изобретение относится к вычислительной технике и может быть использовано при обмене информацией в режиме прямого доступа к памяти 3ВМ серии Злектроника" и внешними уст- !>ройствами, Цель изобретения — упрощение устройства.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит и элементов

ИЛИ 1 третьей группы, N триггеров 2 группы, (и-1) элементов ИЛИ 3 первой группы, Х элементов ИЛИ 4 второй группы, элемент И-НЕ 5, элемент И 6, шину 7 запросов прямого доступа к памяти, запросные входы 8, выходы 9 представления прямого доступа к памяти, магистральную шину 10 управления, вход 11 разрешения на захват магист- 20 рали, запросный выход 12, вход 13 подтверждения запроса и установочный вход 14.

Устройство работает следующим образом.

В момент включения питания D-триггеры 2 сбрасываются в нулевое состояние магистральным сигналом установки

"0" с входа 14, при этом выход эле11

Зо мента И-HE 5 и Блокировка запросов также устанавливается в нулевое состояние и разрешает прохождение входных сигналов запросов прямого доступа по входу 8. При поступлении запросов прямого доступа по входу 8 от внешних устройств на входы элементов ИЛИ 1, на выходах этих элементов формируются сигналы нулевого уровня, которые по S-входу устанавливают соответству40 ющие П-триггеры. Сигналы с нулевых выходов D-триггеров 2 поступают на входы элемента И-НЕ 5, на выходе которого формируется высокий уровень сигнала, блокирующий прохождение последующих запросов прямого доступа

45 и поступающий на вход элемента И 6.

Так как уровень магистрального сигнала подтверждения запроса на входе

13 высокий, на выходе элемента И 6 появляется сигнал запроса магистрали на выходе 12 низкого уровня. Если магистраль в этот момент занята выполнением текущего цикла, то после завершения этого цикла центральный процессор вырабатывает сигнал раз- решения на захват магистрали на входе 11 низким уровнем, который поступает на входы первых элементов ИЛИ 3

52 2 и 4. Если D-триггер 2 по первому запросу установлен, на выходе первого элемента ИЛИ 4 формируется сигнал предоставления прямого доступа к памяти на выходе 9 низким уровнем, а на выходе первого элемента ИЛИ 3 остается сигнал высокого уровня, и дальнейшее прохождение сигнала разрешения на захват магистрали на входе

1! прекращается. Если D-триггер 2 по первому запросу не установлен, на выходе первого элемента ИЛИ 4 остается высокий .уровень сигнала, а на выходе первого элемента ИЛИ 3 формируется сигнал нулевого уровня и поступает на входы следующих элементов

ИЛИ 3 и 4. Если следующий D-триггер

2 установлен, то формируется сигнал предоставления прямого доступа на выхоце 9, как описано, а если не установлен, то сигнал с выхода элемента ИЛИ 3 проходит дальше,последовательно опрашивая каждую схему запроса до первого установленного Dтриггера 2. Внешнее устройство, получив сигнал Предоставление прямого доступа к памяти" на выходе 9, формирует сигнал "Подтверждение захва— та" на выходе 13 низкого уровня, который, поступая на вход элемента И 6, на. выходе формирует сигнал высокого уровня, что соответствует снятию магистрального сигнала запроса магистрали ча выходе 12. После снятия запроса магистрали на выходе 12 центральный процессор снимает сигнал разрешения на захват магистрали на входе 11 . При этом сигнал "Предоставление прямого доступа к памяти" на выходе 9 ИПИ 4, соответствующего обслуживаемому запросу, становится высокого уровня и передним фронтом по С вЂ вхо сбрасывает обслуживаемый

D òðèããåð 2.

Внешнее устройство, получившее сигнал Предоставление прямого доступа" на выходе 9,берет управление магистралью на себя и проводит обмен информацией с. ОЗУ. По окончании обмена внешнее устройство снимает сигнал Подтверждение запроса" на входе 13, т.е. он становится высокого уровня, при этом, если есть еще установленные 0-триггеры 2, на выходе элемента V» 6 формируется сигнал низкого уровня, что соответствует установке сигнала запроса магистрали на выходе 12. Цикл обслуживания запроса

Ф о р м у л а изобретения

Составитель Г.Пономарева

Техред О.Гортвай Корректор М. Максимишинец

Редактор О. Юрковецкая

Заказ 3706/48 Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий .

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 повторяется, как описано, до тех пор, пока не будут обслужены все установленные D-триггеры 2. Как только сброшен последний установленный D-тригегер 2., на выходе элемента И-HE 5 формируется сигнал низкого уровня, что соответствует снятию блокировки запросов, и запросы, которые пришли за время обслуживания предыдущих, запоминаются в D-триггерах, 2 и процесс повторяется.

Устройство управления доступом к магистрали 3ВМ, содержащее три группы элементов ИЛИ, группу триггеров, элемент И, прямые выходы всех триггеров группы, кроме и-го (и — число запросов), соединены с первыми вхо-. дами соответствующих элементов ИЛИ первой группы, инверсные выходы триггеров группы соединены с первыми входами соответствующих элементов ИЛИ второй группы, выход i-ro (i-1. и-2) элемента ИЛИ первой группы соединен с вторыми входами (i+1)-х элементов ИЛИ первой и второй групп, выход (n — 1)-го элемента ИЛИ первой группы соединен с вторым входом n-ro

24/952 4 элемента ИЛИ второй группы, выходы элементов ИЛИ второй группы являются выходами предоставления прямого доступа к памяти устройства, Dвходы триггеров группы соединены с шиной нулевого потенциала устройства, первый вход элемента И соединен с входом подтверждения запроса устройства, о т л и ч а ю щ е е с .я тем, 10 что, с целью упрощения устройства, оно содержит элемент И-HE выход ко— торого соединен с вторым входом элемента И и первыми входами элементов

ИЛИ третьей группы, вторые входы которых соединены с соответствующими запросными входами устройства, выходы элементов ИЛИ третьей группы соединены с S-входами соответствующих триггеров группы, С-входы которых ур соединены с выходом соответствующего элемента ИЛИ второй группы, R-входы триггеров группы соединены с установочным входом устройства, инверсные выходы триггеров группы соединены с соответствующими входами элементов

И-НЕ, выход элемента И является запросным выходом устройства, вторые входы первыхэлементов ИЛИпервой и второй группсоединены свходом разрешения на эахватмагистрали устройства.