Интерполятор функций двух аргументов

 

Изобретение относится к области вычислительной техники и позволяет сократить время интерполяции функций двух аргументов за счет независимого формирования слагаемых и сомножителей в интерполяционном выражении, которое имеет следующий вид: q)f;j + .i +. qf,,j.,, при р -ь q)f4,,, +(1-p)fi. - 4)fi,Vi , при р + q:5l, (Л н 00 ko со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„, 1247893 А1 (59 4 G 06 Г 15/353

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР .

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

13.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3823196/24-24 (22) 10.12.84 (46) 30.07.86. Вюл. В 28 (71) Ленинградский ордена Ленина электротехнический институт им. В.И.Ульянова (Ленина) (72) А.В.Анисимов (53). 681.325(088.8) (56) Авторское свидетельство СССР

Ф 934481, кл. G 06 F 15/353, 1980.

Авторское свидетельство СССР ,у 942040, кл. G 06 F 15/353, 1980.

1(1 — р — q)f., + pf;„; + г1й;,;„, при р + г1с1

Z = f(X + р1, У, + qk) при р + q 1, х Х (54) ИНТЕРПОЛЯТОР ФУНКЦИЙ ДВУХ АРГУМЕНТОВ (57) Изобретение относится к области вычислительной техники и позволяет сократить время интерполяции фУнкций двух аргументов за счет независимого формирования слагаемых и сомножителей в интерполяционном выражении, которое имеет следующий вид:

1247893 (1 — р — q)f .+ pf если (— 1+p+q)f.

p)f... + (1

i 1,J если

+ лf.

f .1 1,,) 1,!Ф1

P + <1с1

+ (1

q)f, „„ р + 11, мах, I

1де f., f -., +I чения функции Z, соответствующие парам значений узловых точек аргуменближайшим к точкам Х,+ ph, Y.„ + qk, h u k — - посстоянный шаг размещения узловых точек по осям Х и 7 соответ.твенно, 0 < q 1 и О р 1 — переменные, определяющие положение аргументов Х и Y в пределах шага соответственно, Х., У„ — ближайшие значения узловых точек по осям Х и У

Интерполятор функций предназначен для использования в качестве àïïàратного расширителя в микропроцессорных системах и может найти применение в приборостроении, управляющих и информационно-измерительных систеЦель .-,зобретения — повышение быстродействия за счет независимого формирования слагаемых и сомножителей в интерполяционном выражении.

На чертеже изображена схема предлагаемого устройства.

Предлагаемое устройство содержит счетчики 1 и 2 старших разрядов пер-. вого и второго аргументов, регистры

3 и 4 младших разрядов первого и второго аргументов,. блок 5 постоянной памяти, сумматор 6, сумматоры 7, 8, 9 по модулю два,, мультиплексор

10, умножитель-сумматор 11, буферный регистр 12, и блок управления, который образуют триггеры 13 и 14, элементы И 15-22, элементы ИЛИ 23-25, элемент HE 26.

Устройство работает следующим образом.

При приеме аргументов Х и Y они разделяются на группы старших разрядов Х и У, которые заносятся в счет,чики 1 и 2, и группы младших разрядов, которые заносятся в регистры

3 и 4 соответственно. Выполнение интерполяции функции двух аргументов осуществляется по интерполяционной формуле

Z - f(X. + ph, Y, + 1К) =

1 соответственно, меньших аргумен-ов

Х и Y соответственно. Интерполятор содержит счетчики 1 и 2 старших разрядов первого и второго аргументов, регистры 3 и 4 младших разрядов первого и второго аргументов, блок 5 постоянной памяти, сумматор б, три сумматора 7, 8, 9 по модулю два, мультиплексор 10, умножитель-сумматор 11, буферный регистр 12, выход которого является выходом интерполированного значения функции, 1 ил.

I з начения функции, соответствующие парам значений узловых точек аргу ближайшим к Х; + ph Y + qk, где Ь вЂ” постоянный шаг размещения узловых точек по оси Х;

Š— постоянный шаг размещения узловых точек по оси Y

0 q &1 — переменная, определяющая положение аргумента 1 в пределах шага квантования, О рб1 — переменная, определяющая положение аргумента Х в пределах шага квантования;

X. — ближайшее значение узловой

1 точки по оси Х, меньшее аргумента Х, У вЂ” ближайшее значение узловой точки по оси У, меньшее аргумента Y.

В интерполяторе функций Х; и Y„. представляют собой значения старших разрядов аргументов Х, и У, заносимые в счетчики 1 и 2 соответственно.

Коды, считываемые с этих счетчиков, выступают в роли адреса блока 5 постоянной памяти, адресное слово которого формируется путем объединения значений Х, и Y ..,,считываемых со счет4

Ф чиков. Значения р и и представляют собой младшие разряды кодов аргуменВ третьем такте производится вычисление следующего частичного произведения и суммирование его с результатом, полученным во втором так3 12478 тов Х, и 7, считываемые с регистров

vi м

3 и 4 соответственно.

Процедура интерполяции значений функции двух переменных выполняется в предлагаемом устройстве за три такта. Первый такт начинается после выдачи сигнала на вход пуска устройства, синхронизируемого синхросерией С.

При этом триггеры 13 и 14 устанавливаются в нулевое состояние, буферный 10 регистр 12 обнуляется, а в счетчики

1 и 2, регистры 3 и 4 заносятся аргументы Х и 7, разделенные на группы разрядов Х„ Х„, У,, 7 . Управляющий код 00, устанавливаемьй на триггерах 13 и 14, поступает на логические элементы на входах счетчиков 1, 2 и обеспечивает увеличение на единицу кода в счетчике. Управляющий сигнал на вход +1 счетчика 1 поступает с выхода элемента И 19, на который поступают сигналы с инверсных плеч триггеров 13 и 14. Такое изменение кода счетчика 1 обеспечивает адресацию узловой точки f,,„ „, в блоке 5 25 постоянной памяти. Коды входных регистров 3 и 4 поступают на входы первого и второго операндов сумматора

6 и суммируются в нем. Если сумма

p + qk1 то в первом такте нужно вычислить интерполяционный член р f, „„. если р + q>1, то вычисляется (1 — р) °

+ f . . Значение указанного нера1+Ъ,J венства определяется по разряду переноса сумматора 6, который поступает на третий вход управления мультиплек-35

° сора 10 и на элементы 26, 16 и 18.

Если разряд переноса равен О, то р +

+ qc1 если разряд переноса равен 1, то р + q 1. В зависимости от значе/

40 ния разряда переноса на выход мультиплексора 10 поступает код с входа А или с входа В. Соответственно с входа

А поступает код 1 — р, а с входа B— код р. Последний поступает с прямого

45 выхода регистра 3, а код 1 — р формируется путем прибавления единицы в младший разряд инверсии кода р, снимаемого с инверсного выхода регистра

3. Это преобразование осуществляется в сумматоре по модулю два 7. Резуль50 тат первого такта запоминается в буферном регистре 12 при поступлении синхросигнала С, который устанавливает также в триггере 13 код 1, т.е. код второго такта. Собственно умноже.55 ние значения узловой точки функции на код, считываемый с мультиплексора ,10, производится асинхронно и не тре93 4 бует сигналов управления. Для реализации такого матричного умножителя— сумматора 11 целесообразно использование матричного умножителя типа

K53iHK1.

Во втором такте производится вы-" числение следующего частичного произведения и суммирование его с результатом, полученным в первом такте. Частичное произведение, вычисляемое во втором такте, имеет вид (1 — р — q) f,, если бит переноса на выходе сумматора 6 равен нулю, и (р + q — 1)f;, „,„, если бит переноса на выходе сумматора 6 равен единице. Соответствующее изменение адреса памяти обеспечивается путем уменьшения кода счетчика 1 на единицу, если бит переноса равен нулю, или путем увеличения кода счетчика

2 на единицу, если бит переноса равен единице. Уменьшение кода счетчика 1 осуществляется подачей управляющего сигнала на вход счетчика через элемент И 15 и элемент ИЛИ 23.

Увеличение кода счетчика 2 осуществляется подачей управляющего сигнала на вход + 1 этого счетчика через элемент И 18 и элемент ИЛИ 24. Сомножитель (1 — р — q) поступает на информационный вход С мультиплексора И1 с выхода сумматора 8 по модулю два, где к инверсии кода p + q добавляется единица младшего разряда. Сомножитель р + q — 1 поступает с прямого выхода сумматора 6 при игнорировании единицы переноса. Прямой выход сумматора 6 соединен в устройстве с информационным входом

D мультиплексора 10. В зависимости от значения бита переноса на выходе сумматора 6 управляющий код на входе управления мультиплексора 1О обеспечивает подачу на выход мультиплексора 10 либо кода с входа. С, либо кода с входа D, что и обеспечивает получение на входе Y матричного умножителя-сумматора 11 искомого сомножителя. Результат второго такта запоминается в буферном регистре

12 при поступлении синхросигнала

С, который устанавливает также в триггерах 13 и 14 код 01, т.е. код третьего такта.

1247893 те. Частичное произведение, Вычисляе= мое в третьем такте, имеет Вид q., х f

1,4 Н Ф

+ f.I „, если р + сд1„

Выбор табличного значения функции производится следующим Образом.

Если бит переноса на Выходе. сумматора 6 равен нулю, то В счетчике кОд не изменяется, а в счt- T÷Hêe 2 че- 1() рез элемент И 17 и элемент NT_#_ 24 поступает управляющий сигнал на вход

+1. Если бит переноса равен единице, то управляющий сигнал посTy;!àåò на вход -1 счетчика 1 через элемент 1, i

И 16 и элемент ИЛИ 23. Сомпожитель о или сомножитель — q поступает «IB.

ВХОД,У ма.тричного умно)ю.-1теля 11 либо

Входа Е, либо с ВхОДа >.I iIiьтипл ексо-ра 10 В зависимости от значения би- гб та переноса. формирование кода 1 — и в сумматоре 9 по модулю два осуществ.— ляется также как и в сумматорах 7 и

8. Результат третьего такта запоминается в буферном регистре 12 TIpH пос- .1Б туплении синхроси=нала С. Поскольку третий такт это последний такт,. то ,поступление синхросигнала на вход С буферного регистра 12 не должно сопровождаться изменением кода в тригге: рах 13 и 14, 3"о обесп чяваатся в устройстве следующим образом, После перв 1х q=yx тактов синхросигнала поступает с выхода элемента

И 21 который в третьем такте блокируется сигналом с инверсного плеча триггера 14. В связи с эгим после третьего такта синхросигнала на счет-.. нь1й вход триггера 13 не поступает.

На вход С буферного регисгра .и:-:.х =, росигнал посту. -;ает через элемент

И 22, который Открывается сиги:.алом с прямого выхода триггера 14, Выходы элементов И 21 и 22 соеды>:.ень! с;зходом С буферного регистра 13 ч:.ерез и элемент ИЛИ 35, Признаком :.Ог >,. Ито

В устрОЙстВе наступил ПОследний ". акт вычислений, является сигнал "Готов ., считываемь1й с прямого выхода тригге=ра 14. При необходимости получения стробированного признака готовности в качестве такового признака может быть использован сигнал на. Выходе элемента И 22. !

Таким образом, в результате опи-: санных тактов интерполяции на выходе бу ферного регнс "р.-. 12 сфоркиров-и ис= кож1й результат.

Ф о в "1 у л а и з О б р е 1 е н и Я

Интерполятор функций двух аргументов, содержащий счетчики старших разрядов первого и второго аргументов, блок постоянной памяти, регистры младших разрядов первого и второго аргументов, сумматор, буферный регистр, блок управления, выходы счетчиков старших разрядов первого и Вто рого аргументов подключены к первому и .второму адресным входам блока постоянной памяти, прямые выходы регист

pos млацших разрядов первого и второго аргументов подключены к входам первого и второго операндов сумматора, причем блок управления содержит два триггера, пять элементов И, три элемента ИЛИ и элемент НЕ, прямые выходы первого и второго триггеров подключены к первым Входам первого и второго элементов И, о т л и ч а ю шийся тем, что, с целью повышения быстродействия за счет независимости формирования слагаемых . и сомножителей в интерполяционном выраженьп1, в него введены умножительсумматор, мультиплексор, три сумматОра пО мо,улю дВар ВхОды младших. разрядов первых операндов которых подключены к шипе потенциала логической единицы интерполятора, входы

Вторых операндов с первого по третий сумматор по модулю два подключены к инверсным выходам регистров младших разрядов первого и второго аргументов и к инверсному выходу суммы сумматора, соответственно с первого по шестой информационные входы мультиплексора подключены к Выходам с первого по третий сумматор по модулю два, прямым Выходом регистров младших разрядов первого и второго аргументов и к прямому выходу суммы сумматОра сООтветстВеннО, ВыхОдь1 блока посг ОяннОЙ памяти с мульти плексора подключены к Входам первого и второго сомножителей умножителя—

cm«.атора., выход которого подключен

:. информационному входу буферного регистра, Выход которого подключен к

Входу слагаемого умножителя-сумматора и является выходок значения функции интерполятора, информационные входы счетчиков старших разрядов первого и второго аргументов являются входами старших разрядов перво го и второго аргументов интерполято1247893

Составитель А.Ушаков

Техред М.Ходанич Корректор M.Nàêñèìèøèíåö

Редактор Т,Митейко

Заказ 4128/50

Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 ра, информационные входы регистра младших разрядов первого и второго

Аргументов являются входами младших разрядов первого и второго аргументов интерполятора, причем в блок управления дополнительно введены три элемента И, выходы первого и второго элементов И подключены к первому и второму входам первого элемента

ИЛИ, выход которого подключен к входу режима вычитания счетчика старших разрядов первого аргумента, прямые выходы первого и второго триггеров подключены к первому и второму входам адреса мультиплексора и к первым входам третьего и четвертого элементов И соответственно, выходы которых подключены к первому и второму входам второго элемента ИЛИ, выход кото.рого подключен к входу режима суммирования счетчика старших разрядов второго аргумента, выход переноса сумматора подключен к третьему входу адреса мультиплексора, к вторым входам второго и третьего элементов И и через элемент HE к вторым входам первого и четвертого элементов И, инверсный и прямой выходы первого триггера подключены к первому входу пятого элемента И и к счетному входу второго триггера, инверсный выход которого подключен к второму входу пятого элемента И и первому входу шестого элемента И, выход которого под= . ключен к счетному входу первого триггера и к первому входу третьего элемента ИЛИ, выход и вход которого

10 подключены к входу синхронизации буферного регистра и к выходу седьмого элемента И, первый вход восьмого элемента И является входом пуска интерполятора, выход готовности резуль15 тата которого соединен с прямым выходом второго триггера и с первым входом седьмого элемента И, вход синхронизации интерполятора соединен, с вторыми входами с шестого по вось20 мой элементов И, выход восьмого элемента И подключен к входам сброса первого и второго триггеров и буферного регистра и к входам синхронизации счетчиков старших разрядов перво-. го и второго аргументов и регистров младших разрядов первого и второго аргументов, выход шестого элемента И подключен к входу режима суммирова-. ния счетчика старших разрядов первоЗО го аргумента.