Программируемое логическое устройство

 

Изобретение относится к области автоматики и вычислительной техники. Целью изобретения является повышение надежности устройства. Устройство содержит матрицу И элементов связи, матрицу ИЛИ элементов связи, элементы памяти, число которых равно числу элементов связи, входной и выходной регистры, регистр ввода настроечной информации, блок управления и блок мажоритарного декодирования. Запись информации (настройка устройства) производится последовательно в элементы памяти, управляющие элементами связи. Работа устройства при каждом входном наборе длится М тактов (например, три). Выходная информация записывается в регистры блока мажоритарного декодирования. Если в течение хотя бы N тактов (например, двух) в регистры записывалась правильная информация, то в выходном регистре будет зафиксирован правильный результат считывания. 3 ил. i СЛ С to СП

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3793272/24-24 (22) 24.09.84 (46) 15.09.86. Бюл. №- 34 (72) В.И. Долгов, А.П. Плахтеев, А.В. Брезгунов и А.И. Приходько (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР № 935945, кл. G 06 F 7/00, 1980.

Авторское свидетельство СССР

¹ 1159066, кл. С 11 С 15/04, G 06 F 7/00, 1983. (S4) ПРОГРАММИРУЕМОЕ ЛОГИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к области автоматики и вычислительной техники.

Целью изобретения является повышение надежности устройства. Устройство содержит матрицу И элементов связи, „„SU „„1257702 А 1 (д g С 11 С 15/04; С 06 F 7 00 матрицу ИЛИ элементов связи, элементы памяти, число которых равно числу элементов связи, входной и выходной регистры, регистр ввода настроечной информации, блок управления и блок мажоритарного декодирования. Запись информации (настройка устройства) производится последовательно в элементы памяти, управляющие элементами связи. Работа устройства при каждом входном наборе длится M тактов (например, три). Выходная информация записывается в регистры блока мажоритарного декодирования. Если в течение хотя бы N тактов (например, двух) с в регистры записывалась правильная ж информация, то в выходном регистре будет зафиксирован правильный результат считывания. 3 ил.

С:

1 1

Изобретение относится к автоматике и вычислительной технике.

Целью изобретения является повышение надежности устройства.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 — схема блока i правления; на фиг. 3 — схема блока мажоритарного декодирования.

На структурной схеме устройства (фиг. 1) показаны информационные входы 1, вход 2 настройки, управляющий вход 3, синхровход 4, первый регистр

5, инверторы 6, коммутаторы 7, элементы 8 памяти, элементы 9 связи, второй регистр 10, первая группа горизонтальных шин 11, вторая группа горизонтальных шин 12, группа верти<сальных шин 13, блок 14 управления, блок 15 мажоритарного декодирования, входы порога 16 декодирования, трегий регистр 17, информационные выходы 18.

Блок 14 управления (фиг. 2) содержит счетчик 19, элемент И 20, триггер 21, элемент ИЛИ 22, инвертор 23, инвертор 24, элемент И-ИЛИ 25.

Блок 15 мажоритарного декодирования (фиг. 3) имеет информационные входы 26„ — 26 я, элементы И 27, -27э регистры 28<-28р, дешифратор 29, t элементы И 30,-30> элементы ИЛИ

31<-31>, элемент И-НЕ 32, элемент

33 задержки, вход логической единицы 34, счетчик 3) элемент ИЛИ 36, схему 37 сравнения, триггер 38.

Блок 14 управления работает следующим образом.

При включении устройства на входе 3 присутствует нулевой сигнал, который через инвертор 23 и элемент

ИЛИ 22 устанавливает счетчик 19 в нулевое состояние. С подачей на вход

3 единичного сигнала счетчик 19 и элемент И 20 осуществляют пересчет синхроимпульсов по модулю 2ь е р

Через 2 с + P тактов импульс с выхода элемента И 20 через элемент

ИЛИ 22 устанавливает счетчик 19 в нулевое состояние, триггер 21 в единичное состояние и на выходе элемента И-ИЛИ 25 появляется единичный сигнал. При наличии единичного сигнала на входе 3 пересчет по модулю

2 0< е 8 продолжается.

При подаче на вход 3 нулевого сигнала этот сигнал через и»вертор 23 поступает на элемент И-ИЛИ 25 и син25770?

l5

55 хроимпульсы с входа 4 поступают на выход блока управления.

Блок 15 мажоритарного декодирования работает следующим образом. При подаче на вход 3 нулевого сигнала, счетчик 35, схема 37 сравнения и элемент ИЛИ 36 осуществляют пересчет синхроимпульсов по модулю 2) + 1.

Импульс с выхода схемы 37 сравнения устанавливает триггер 38 в единичное состояние и сигнал с его выхода поступает на управляющий выход блока

15 мажоритарной обработки. Дешифратор 29 по коду, поданному на входы

16< †1, подает на входы элементов

И 30<-30 соответствующие сигналы. !

Обрабатываемая информация через элементы И 27 -27с< поступает на

V-входы регистров 28„-28э, íà D-вхо

1 ды которых подан единичный сигнал.

Регистры 28<-28се в начале каждого цикла мажоритарной обработки устанавливаются в нулевое состояние. При наличии на V-входах регистров 28

28 единичного сигнала в регистры разрешается запись и сдвиг единичногс сигнала. При наличии íà V-входах регистров 28,-28а нулевого сигнала

I запись и сдвиг информации в них не происходит. Таким образом, за количество тактов, соответствующее циклу мажоритарной обработки, обрабатываемая информация сдвигается в ре— гистрах 28<-28« и через элементы

И 30 -30 на вторые входы которых

Р поданы единичные сигналы от дешифратора 29 в соответствии с порогом принятия решения поступает на соответствующие элементы ИЛИ 31< -31 выходы которых являются выходами блока 15 мажоритарного декодирования.

Если на вход регистров 38 -38 по< ступит количество единиц, большее или равное порогу мажоритарной обработки информации, то с выхода соответствующего элемента ИЛИ 31,-313 снимается "1", если нет, то — "0 .

Программируемое логическое устройство (фиг. 1) имеет следующие режимы работы: режим настройки (ввода настроечной информации); режим обработки входной информации.

В исходном состоянии на входах

1, — 1,, 2, 3, 4, 16, — 16, выходах

18< †1 — нулевые сигналы.

В регистре 10 соответственно хра«ятся нулевые коды, элементы памяти

8,-8>, — в исходном состоянии.

1257702 4 выходной регистр 17 и одновременно с этим происходит перезапись в регистр 5 входной информации и устанавливаются в ноль регистры 28, 28 блока 15.

На конкретном примере рассмотрим функционирование устройства с Ж =3, P =3, (=4 и порогом декодирования

M=2q, +1, (где y = 1) при воэникнове.

) !О нии отказов.

Пусть реализуются следующие функ ции

0001

0011

0111

0111

1011

1100

0011

1101

1001

1001

0111

1001

1011

0011

1201

1101

0011

0111

1001

1011

1011

1101

0110

В режиме настройки на вход 3 поступает единичный сигнал. При этом в (2cc + P ) разрядный регистр 10 вводится настроечная информация с вхо— да 2 под воздейсгвием сигналов син— хронизации на входе 4. Коммутаторы

7, — 7, > подключают (в режиме настройки) выходы регистра 5 к вхо< дам элементов памяти 8, — 8 (x t являющихся первыми разрядами (2 y . + P регистров сдвига.

Настроечная информация, определяющая функции устройства, представляется в виде кодов разрядностью (2 g + ). Настроечная информация <5 поразрядно поступает на вход 2 синхронно с сигналами с входа 4. После ввода (2 M + P ) разрядов кодов настройки в регистр 10, блок 14 управления выдает сигнал, разрешающий пе- 20 резапись информации из регистра 10 ( в элементы памяти 8, -8, предварительно информация из элементов

8 -8,> (I 6 1, — 1) переписыва—

1 -1 ется в элементы 8, — 8<<+ (происходит синхронный сдвиг информации в (2х + P ) регистрах сдвига). В течение (2 + P ) тактов вводится кодов настройки. После записи в эле( менты памяти 8, -8 +, ZI кодов процесс настройки заканчивается.

В режиме обработки входной информации на вход 3 поступает нулевой сигнал, коммутаторы 7 -7 С... отклю- 35

1 чают входы элементов памяти 8, t

8 + — разрядов регистров сдвига от соответствующих выходов регистра

10 и соединяют эти входы с выходами

1 соответствующих 8, -8 О, р элементов 40 памяти (старших разрядов регистров сцвига), это позволяет осуществить циклический сдвиг настроечной информации под воздействием сигналов с блока 14 управления. 45

Каждый набор входных сигналов, поданных на входы 1, — 1, обрабатывается в течение 2о — 1 тактов, составляющих цикл мажоритарной обработки информации, в каждом такте которого 50 результат преобразования сигналов с входов 1 — 1 подается на входы блока 15 и обрабатывается при сдвиге настроечной информации в регистрах сдвига на 2 +1 тактах по коду 55 поданному на входы 16 †1 . Результат обработки под воздействием сигнала с блока 15 записывается в

g,=ÕX,Х, + V,Х,, 91 Х2ХЗ Xl X2Х9

Цз

При этом состояние элементов связи может быть описано матрицей размерностью 9 х 4 вида:

Матрица С, соответствует подстановке g . Предположим, что в устройстве возникла неисправность, ви1 да 06 = 1 в результате чего шестая горизонтальная шина, на которую поступает сигнал Х, оказывается постоянно связанной с первой вертикальной шиной. Обозначим через совокупность е е выходных сигналов исправного устройства и неисправного на подстановке без сдвига и через 1, 2, 3 тактов циклического сдвига настроечных кодов на 3 --ом наборе входных сигналов (P c 0,7).

При этом с учетом неисправности реализуются связи шин в соответствии с матрицами состояний элементов связи (элементов памяти) С, С и С > (в

1 соответствии с перестановками Q, 62 Q );

25770(5

Программируемое логическое устройство, содержащее первую матрицу

2 <. элементов связи, где 2q(и число строк и столбцов данной матрицы, вторую матрицу Й элементов связи, где (> — число строк данкой матрицы, (2К < P) ) элементов памяти, выходы которых соединены с управляющими входами соответствующих элементов связи, с ., икверторов, входы которых соединены с нечетными, а выходы — с четными горизонтальными шинами первой матрицы элементов связи, первый регистр, входы которо3 1

В таблице приведены значения 1

1 е е .е...е ЭГ q, Y э для всех комбинаций входных сигналов.

В b> õ о д н ы е с и г н а л ы эт 1о 2

000 011 011 011 011 000

001 101 101 101 101 101

010 000 000 000 000 000

011 110 110 110 000 110

100 000 000 000 000 000

101 000 000 000 000 000

110 000 000 000 000 000

111 110 110 000 110 110

Иэ таблицы видно, что неисправность проявляется на комбинациях вхоцкых сигналов 000, 011 и 111 искажением двух выходных сигналов. За три такта искажение выходных сигнало происходит ке более одного раза, т.е за любые три такта производится коррекция выходных сигналов.

Формула и з о б р е т е к и я

20 в 2

40 го являются информационкыми входами логической матрицы, а выходы .соединены с входами соответствующих инверторов, второй регистр, 2 к + коммутаторов, первые входы которых соединены с соответствующими выходами второго регистра, выход каждого из коммутаторов соединен с входом первого из элементов памяти, соединенных последовательно в каждой стро ке первой и второй матрицы элементов связи, а второй вход каждого коммутатора — с выходом последнего элемента памяти данной строки, третий регистр, выходы которого являются информационными выходами устройства, блок управления, выход которого соединен со вторыми входами элементов памяти, первый вход блока управления соединен с управляющим входом второго регистра и является синхровходом устройства, второй вход соединен с установочными входами регистров и с у-правляющими входами коммутаторов и является управляющим входом устройства, третий вход второго регистра является входом настройки устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, оно содержит блок мажоритарного декодирования, первый вход которого соединен с синхровходом ус-:.ройства, второй вход соединен с управляющим входом устройства., первый выХод соединен с управляющими входами первого и третьего регистров, информационные входы блока мажоритарного декодирования соединены с соответствующими горизонтальными шинами второй матрицы элементов связи, а информационные выходы соединены с одноименными входами третьего регистра, входы порога декодирования блока мажоритарного декодирования являются входами порога декодирования устройства.

1 2577 () 2!

257702

Поднис но е

ВНИИПИ Заказ 4964/50 Тираж 543

Пронин.-нолигр,. пр-тке, г. Ужгород, ул. Проектная,

Программируемое логическое устройство Программируемое логическое устройство Программируемое логическое устройство Программируемое логическое устройство Программируемое логическое устройство Программируемое логическое устройство 

 

Похожие патенты:

Изобретение относится к области автоматики и вычислительной техники

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для реализации стандартных функций в универсальных и специализированных ЭВМ и функциональных преобразователях

Изобретение относится к вычислительной технике

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих арифметических устройств

Изобретение относится к вычислительной технике, в частности к устройствам сдвига и коммутации, и может быть применено в высокопроизводительных системах обработки информации

Изобретение относится к вычислительной технике и может использоваться в вычислительных устройствах различного назначения

Изобретение относится к вычислительной технике и может быть использовано при построении имитационно-моделирующей аппаратуры

Изобретение относится к вычислительной технике и предназначено для регистрации и контроля входных параметров, а именно, параметров полета летательного аппарата
Наверх