Устройство для распределения заданий процессорам

 

Изобретение относится к вычислительной технике и предназначено для использования в управляющих комплексах . Целью изобретения является сокращение оборудования. Распределение заданий процессорам осуществляется с учетом занятости последних . Если все процессоры заняты, то код задания записывается в блоке регистров. При освобождении процессоров коды заданий, хранящиеся в блоке регистров, поступают на распределение между процессорами. Если код очередного задания поступает в устройство в момент, когда есть свободные процессоры, то он поступает на распределение, минуя блок регистров. Задание назначается первому свободному процессору, начиная слева. Причем код задания параллельно выдается на все процессоры. Устройство для распределения заданий содержит регистр готовности процессоров, блок регистров, первую, вторую, третью и четвертую группы элементов И, груп (Л пу элементов ИЛИ, элемент И, первый, второй, третий и четвертый элементы ШШ, группу блоков элементов И, группу формирователей импульсов, формирователь импульсов. 2 ил. О5 (X) со 05

ССНОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 д11 4 С 06 1 9/46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

) ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 3, К А BTOPCKOMY СВИ4ЕТЕЛЬСТВУ (21) 3907894/24-24 (22) 24,04.85 (46) 07.11.86. Вюл. № 41 (72) А.Я.Матов, С.Е.Карловский, В.Н,Дроник, А.M.Èàêàð÷óê и И.M.ßêóá (53) 687.325(088.8) (56) Аналоговые и цифровые интегральные микросхемы./Под ред. С.В.Якубовского. М.: Радио и связь, 1984, с. 214.

Авторское свидетельство СССР

¹ 1111165, кл. G 06 F 9/46, 1983. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ ПРОЦЕССОРАМ (57) Изобретение относится к вычислительной технике и предназначено для использования в управляющих комплексах. Целью изобретения является сокращение оборудования. Распределение заданий процессорам осуществляется с учетом занятости последних. Если все процессоры заняты, то код задания записывается в блоке регистров. При освобождении процессоров коды заданий, хранящиеся в блоке регистров, поступают на распределение между процессорами. Если код очередного задания поступает в устройство в момент, когда есть свободные процессоры, то он поступает на распределение, минуя блок регистров.

Задание назначается первому свободному процессору, начиная слева. Причем код задания параллельно выдается на все процессоры. Устройство для распределения заданий содержит регистр готовности процессоров, блок регистров, первую, вторую, третью ф и четвертую группы элементов И, группу элементов ИЛИ, элемент И, первый, второй, третий и четвертый элементы С

ИЛИ, группу блоков элементов И, группу формирователей импульсов, формирователь импульсов. 2 ил.

1 12691

Изобретение относится к вычислительной технике и предназначено для распределения заданий процессорам.

Цель изобретения — сокращение оборудования устройства. 5

На фиг. 1 приведена структурная схема устройства для распределения заданий процессорам, на фиг. 2 схема формирователя импульсов..

Устройство для распределения за- 10 даний процессорам содержит группу информационных выходов устройства

1„, -1,„,..., 1» -1„ц„, группу. блоков элементов И 2, -2„, четвертую группу элементов И 3„ -3„, регистр 4 готов- 1З ности процессоров, группу формирователей 5, -5> импульсов, формирова" тель 5Ч,1 импульсов, который содержит элемент 6 задержки, элемент НЕ

7 и элемент И 8. Кроме того устрой- 20 ство содержит четвертый элемент ИЛИ

9, группу элементов ИЛИ 10 -10м, третий элемент HJIH 11, вторую группу элементов И 12, -12„, первый элемент

ИЛИ 13, первую группу элементов И 25

14 -14» группу информационных вхо- дов 15, -15„ устройства, тактовый вход 16, блок 17 регистров, элемент

И 18, третью группу элементов И 19 —

19» второй элемент ИЛИ 20, уста- ЗО новочный вход 21, группу сигнальных входов 22,-22н.

Устройство работает следующим образом.

В исходном состоянии процессоры свободны, IK-триггеры 4, -4„ per Hcxра готовности процессоров сброшены по входу К в нулевое состояние единичными сигналами готовности процессоров, поступающими на сигнальные 4О входы 22, -22„, блока 17 регистров обнулен. Единичные сигналы поступают с инверсных выходов триггеров регистра готовности на входы элемента ИЛИ 11, н с его инверсного выхо- 4 да нулевой сигнал поступает на вход элемента ИЛИ 13. На втором входе этого элемента также присутствует нулевой сигнал с выхода элемента ИЛИ

20, так как на прямых выходах блока регистров находятся нулевые сигналы.

С инверсного выхода элемента ИЛИ

13 единичный сигнал поступает на входы группы элементов И 12, -12, открывая ее, группа элементов И 14„—

14„ закрыта нулевым сигналом с. пря;мого выхода элемента ИЛИ 13. Группа

36 а блоков элементов И 2, -2 закрыта нулевыми сигналами с соответствующих формирователей 5 -5 группы.

При поступлении на входы 15„ -15> устройства кода задания он проходит через открытую группу элементов И

12 -12 „, через группу элементов

ИЛИ 10 -10 на соответствующие входы всех блоков элементов И 2 -2

М группы, Кроме того, код задания с выходов группы элементов ИЛИ 10 —

10 поступает на входы элемента ИЛИ

9, с выхода которого единичный сигнал поступает на вход формирователя

5 импульсов, В результате этого на его выходе формируется импульс, который поступает на вторые входы элементов И 3 -Зц группы. Элементы

И 3>-3 закрыты нулевыми сигналами, поданными на их входы с прямых выходов предыдуших триггеров 41 -4 регистра готовности процессоров, поэтому импульс проходит только через элемент И 3, группы. Так как на входы I всех триггеров регистра готовности подан единичный потенциал, йрисутствующий на входе 21 устройства, триггер 4„ регистра устанавливается в единичное состояние задним фронтом импульса, поступающего с выхода элемента И 31 . Единичный сигнал с прямого выхода триггера 4 посту1 пает на управляющий вход блока элементов И l2, группы, разрешая перепись кода задания в первый процессор.

Второе задание, поступающее на вход устройства, аналогичным образом передается на обслуживание второму процессору и т.д. После выполнения задания процессор устанавливает соответствующий триггер регистра готовности в нулевое состояние. Очередное задание назначается в один из свободных процессоров, начиная с первого.

Если все процессоры заняты, на входах элемента ИЛИ 11 будут нулевые сигналы, на инверсном выходе этого элемента — единичный сигнал. Этот сигнал поступает на вход элемента

ИЛИ 13, с инверсного выхода которого нулевой сигнал поступает на входы группы элементов И 121-12, закрывая их, а с прямого выхода единич,ный сигнал разрешает коммутацию кода задания через группу элементов И 141—

14м на вход блока 17 регистров. Та1269136 ким образом очередное задание поступает в %лок регистров.

Так как на выходах блока регистров не нулевой сигнал, то на выходе элементов ИЛИ 20 — единичный сигнал, который поступает на вход элемента

ИЛИ 13 и на первый вход элемента И

18.

Как только освобождается один из процессоров, что соответствует наличию единичного сигнала на входе элемента ИЛИ 11, единичный сигнал с его прямого выхода поступает на третий вход элемента И 18. Поступающий 3 на вход 16 тактовый импульс разреша10 !

5 ет считывание первого задания из блока регистров. Код этого задания через группу элементов И 19 -19 и да1 лее через группу элементов ИЛИ 10,—

10 поступает в свободный процессор, Когда из блоков регистра выбрано последнее задание, на выходе элемента

ИЛИ 20 появляется нулевой код, элемент И 18 закрывается, на втором вхо25 де элемента ИЛИ 13 появляется нулевой сигнал. Освобождение очередного процессора приводит к появлению нулевого сигнала и на первом входе элемента ИЛИ 13, в результате чего разпающего задания на входы свободного процессора, минуя блок регистров.

Формула и з обретения

Устройство для распределения заданий процессорам, содержащее регистр готовности процессоров, блок регист- ров, первую, вторую и третью группы элементов И. группу элементов ИЛИ, элемент И, первый, второй и третий элементы ИЛИ, группу блоков элементов И, причем группа информационных входов устройства соединена с первыми входами элементов И первой и второй групп, к вторым входам элементов

И второй группы подключен инверсный выход первого элемента ИЛИ, прямой выход которого соединен с вторыми входами элементов И первой группы, выходы которых соединены с группой информационных входов блока регистров, выходы которого соединены с первыми входами элементов И третьей группы и с входами второго элемента

ИЛИ, выход которого соединен с первым входом элемента И, второй вход

SS решается коммутация очередного посту- 30 которого соединен с тактовым входом устройства, а выход — с тактовым входом блока регистров и вторыми входами элементов И третьей группы, выходы элементов И второй группы соединены с первыми входами одноименных элементов ИЛИ группы, вторые входы которых соединены с выходами одноименных элементов И третьей группы, Ф выход второго элемента ИЛИ соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с инверсным выходом третьего элемента

ИЛИ, прямой выход которого соединен с третьим входом элемента И, о т— л и ч а ю щ е е с я тем, что, с оцелью сокращения оборудования, оно содержит четвертый элемент ИЛИ, четвертую группу элементов И, группу формирователей импульсов, формирователь импульсов, а регистр готовности процессоров выполнен на IK-триггерах, причем выходы элементов ИЛИ группы соединены с соответствующими информационными входами соответствующих блоков элементов И группы, инверсные выходы регистра готовности процессоров соединены с входами третьего элемента ИЛИ и с первыми входами одноименных элементов И четвертой группы, выходы которых соединены с соответствующими синхронизирующими входами регистра готовности процессоров, прямые выходы которого соединены с входами соответствующих формирователей импульсов группы, выходы которых соединены с управляющими входами соответствующих блоков элементов И группы, прямой выход i(i

1,2,...,п, где n — число процес- . соров) регистра готовности процессоров соединен с выходами всех элементов И четвертой группы с (i + 1)го по п-й,выходы элементов ИЛИ группы соединены с входами четвертого элемента ИЛИ, выход которого соединен с входом формирователя импульсов, выходом соединенного с вторыми вхо-. дами элементов И четвертой группы, установочный вход устройства соединен с установочными входами регистра готовности процессоров, выходы блоков элементов И группы образуют группы информационных выходов устройства,, входы сброса регистра готовности процессоров образуют группу сигнальных входов устройства.

Составитель М.Сорочан

Редактор В.Петраш Техред H.Глущенко Корректор Т.Колб

Заказ 6037/51 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

111035, Москва, Ж-35, Раушская наб., д. 4/5

Пронзвoдcтвеvнo-полиграфическое предприятие, г. Ужгород, ул. Проектная, l