Устройство для тестового контроля и диагностики цифровых модулей

 

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля и диагностики многоразрядных цифровых узлов радиоэлектронной аппаратуры. Целью изобретения является расширение функциональных возможностей устройства путем подстройки частоты и изменения задержки считывания при контроле. С этом целью в устройство, содержащее блок 1 памяти тестов и блок 2 памяти реакций, введены блок 4 памяти адресов коммутации, коммутатор 5 тестов, счетчик 6 адреса, элементы И 7, 9, элемент ИЛИ 8, триггер 10, дешифратор 13, генератор 14 импульсов, элемент 12 задержки и блок 11 регистров контроля. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (бв 4 С 06 F 11/00

ggpnр, q!

))

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ЛВТО СНомм свилбтельСтву!

Г 4/ l1!.

Ъ..В,.Й!

ГОСУДАРСТВЕННЫЙ НОЮИТЕТ СССР

ПО ДЕЛАЮ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4134097/24-24 (22) 18.08.86 (46) 23.02.88. Бюл. У 7 (72) P.Ñ.Алумян, Г.Г.Папян, С.О.Степанян и И.Л.Ямутов (53) 681.32 (088.8) (56) Патент США К 3849726, кл. С 01 R 31//00, опублик, !974.

Авторское свидетельство СССР

Ф 660053, кл. G 06 F 11/ОО, 1979. (54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ И ДИАГНОСТИКИ ЦИФРОВЫХ МОДУЛЕЙ (57) Изобретение относится к контрольно-измерительной технике и может

Ф. Я0» .1376087 A i быть использовано для контроля и диагностики многоразрядных цифровых узлов радиоэлектронной аппаратуры.

Целью изобретения является расширение функциональных воэможностей устройства путем подстройки частоты и изменения задержки считывания при контроле. С этом целью в устройство, содержащее блок 1 памяти тестов и блок 2 памяти реакций, введены блок

4 памяти адресов коммутации, коммутатор 5 тестов, счетчик 6 адреса, элементы И 7, 9, элемент ИЛИ 8, триггер 10, дешифратор 13, генератор 14 импульсов, элемент 12 задержки и блох

11 регистров контроля. 2 ил. !

1376087

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля и диагностики многоразрядных цифровых узлов радиоэлектронной аппаратуры.

Цель изобретения — расширение ункциональных возможностей путем подстройки частоты и изменения задержки считывания при контроле. 10

На фиг. 1 представлена функциональная схема устройства; на фиг.2— функциональная схема блока регистров контроля.

Устройство содержит (фиг.1) блок 15

1 памяти тестов, блок 2 памяти реак" ций, контролируемый модуль 3, блок

4 памяти адресов коммутации, коммутатор 5 тестов, счетчик 6 адреса, первый элемент И 7, элемент ИЛИ 8, второй элемент И 9, триггер 10, блок

11 регистров контроля, элемент 12 задержки, дешифратор 13, генератор

14 импульсов и имеет информационный вход 15, информационный выход 16 и 25 вход 17 выборки.

Блок 11 регистров контроля содержит (фиг.2) регистр 18 установки задержки считывания выходных реакций, первый дешифратор 19, группу элемен- 30 тов 20„-20 „ задержки, первую группу элементов Й 21, -21„, первый элемент

ИЛИ 22, регистр 23 установки частоты контроля, второй дешифратор 24, счетчик (делитель) 25, вторую группу элементов И 26, — 26, второй элемент ИЛИ 27.

Блок 1 памяти тестов служит для хранения и формирования тестовой последовательности. Блок 2 памяти 40 реакций предназначен для фиксации, хранения и считывания результатов контроля. Блок 4 памяти адресов коммутации предназначен для хранения контрольного распределения входов и выходов контролируемого модуля по каждому каналу и в каждом такте тестовых воздействий. Коммутатор 5 тестов предназначен для переключения входных и выходных каналов контролируемого модуля. Счетчик 6 адреса служит для формирования адреса блоков

1,2 и 4. Первый элемент И ? предназначен для формирования сигнала переполнения счетчика 6 адреса. Элемент

ИЛИ 8 дает возможность прибавлять

"1" к содержимому счетчика 6 адреса как от элемента 12 задержки, так и от дешифратора 13., Второй элемент

И 9 служит для запрета прохождения импульсов от блока 11, когда триггер

10 находится в состоянии "Останов".

Триггер 10 предназначен для пуска и останова процесса прохождения тестов.

Блок 11 регистров контроля предназначен для органиэации контроля моду" ля в разных частотах, а также управляет временем считывания реакции контролируемого модуля. Элемент 12 задержки предназначен для получения временного сдвига между импульсами считывания блока 2 и импульсами, увеличивающими содержимое счетчика 6 адреса на "1". Дешифратор t3 предназначен для формирования импульсов, предназначенных для первоначальной загрузки блоков 1 и 4, считывания результатов контроля из блока 2, установки параметров контроля в регистрах 18 и 23, прибавления к содержимому счетчика 6 адреса "1", установления счетчика 6 адреса в

I"0", запуска триггера 10. Генератор

14 импульсов выдает серию синхронизирующих импульсов. На вход 15 ггоступает код, записываемый в блоки

1,4 и 11. Выход 16 предназначен для съема реакций контролируемого модуля. На вход 17 подается код выборки соответствующего абонента и импульс сопровождения.

Устройство работает следующим образом.

Перед началом работы в подготовительном режиме на входе 17 устанавливается код, соответствующий сигналу установки в ноль счетчика 6 адреса, и подается импульс сопровождения.

На соответствующем выходе дешифратора

13 формируется импульс, который устанавливает в ноль счетчик 6 адреса.

После этого на вход t5 подается первое тестовое слово, затем на входе

17 устанавливается код, соответствующий записи информации в блок 1, и подается импульс сопровождения. На соответствующем выходе дешифратора13 формируется импульс, который записывает первое тестовое слово в блок

1 по нулевому адресу. После этого на входе 15 устанавливается код, задающий распределение входных и выходных контактов контролируемого модуля на первом тестовом слове, а на входе

17 устанавливается код, соответствующий записи информации в блок 4, и подается импульс сопровождения. На

1376087 соответствующем выходе дешифратора

13 формируется импульс, который за" писывает информацию, задающую распределение входных и выходных кон5 тактов контролируемого модуля на первом тестовом слове в блок 4 по нулевому адресу, В общем случае контролируемый модуль может иметь большое количество выводов, поэтому чтобы ограничить количество разрядов входа 15, тестовое слово и информацию о коммутации можно записывать в блоках 1 и 4 по группам. При этом каждой группе на входе 17 должен соответствовать код выборки, который дает возможность записать информацию в .блоках 1 и 4 по группам. Затем на входе 17 устанавливается код, соответствующий сигналу прибавления к содержимому счетчика 6 адреса "1 ", и подается импульс сопровождения.

На соответствующем выходе дешифратора 13 формируется импульс, который через элемент ИЛИ 8 увеличивает содержимое счетчика 6 адреса на "1", и записывается информация по первому адресу блоков 1 и 4. Аналогичным образом в блоки 1 и 4 записывается информация по всем адресам. В соответствии с этим в каждом тестовом слове для входного контакта в блоке

4 записывается нулевая информация, а для выходного контакта — единичная информация.

Для установки параметров контроля на входе 15 устанавливается информация, соответствующая необходимой задержке считывания данного контролируемого модуля, а на входе 17 ю выборки устанавливается код, соответствующий сигналу записи в регистр

18 установки задержки считывания выходных реакций, и подается импульс сопровождения. На выходе дешифратора

13 формируется импульс, который записывает установленную на входе 15 информацию в регистр 18. Аналогичным образом в регистре 23 установки частоты контроля записывается информа50 ция, соответствующая выборке необходимой частоты контроля. Серия импульсов из генератора 14 поступает на вход счетчика 25, на выходах которого формируются серии импульсов разной частоты, и в зависимости от содержимого регистра 23 выбирается соответствующий выход дешифратора 24, который разрешает поступление серии импульсов выбранной частоты через один из элементов И 26 — 26„ и через элемент ИЛИ 27 на второй вход элемента И 9.

После заполнения блоков и 4,и установки регистров 18 и 23 счетчик

6 адреса устанавливается в "0". На входе 17 устанавливается код, соответствующий формированию сигнала установки триггера IO в единичное состояние, и подается импульс сопровождения, На соответствующем выходе дешифратора 13 формируется импульс, который устанавливает триггер te в единичное состояние, благодаря чему устройство переводится в режим "IIpoгон". В этом режиме серия импульсов, поступающих на второй вход элемента

И 9, проходит через него. Первый импульс серии считывает информацию по нулевому адресу блоков 1 и 4, которая поступает на входы коммутатора 5. На выходе коммутатора формируется код, каждый разряд которого может иметь три состояния. Если данный разряд коммутатора 5 подключен к входному контакту контролируемого модуля 3, тогда сигнал на выходе коммутатора данного разряда принимает значение "0" или "1" в зависимости от информации, считанной из блока 1 памяти тестов (так как на управляющий вход коммутатора данного разряда от блока 4 поступает сигнал логического "0", соответствующего входному контакту). Если данный разряд коммутатора 5 подключен к выходному контакту контролируемого модуля 3, тогда сигнал на выходе коммутатора данного разряда принимает высокоимпедансное состояние (так как на управляющий вход данного разряда коммутатора 5 от блока 4 поступает сигнал логической "1", соответствующии выходному контакту), благодаря чему этот разряд на инфор-, мационном входе блока 2 данного разряда будет принимать значения, которые задает контролируемый модуль 3.

В качестве коммутатора использованы элементы типа 133ЛП8 или 155ЛП8. Таким образом, как входные, так и выходные сигналы контролируемого модуля 3 оказываются подключенными к информационным входам блока 2 памяти реакций. Сигнал записи в блок 2 поступает из блока 11 и формируется слеФ дующим образоме

1376087

Первый импульс с выхода элемента

И 9 поступает на входы элементов

201 в 20„ задержки. При этом на выходах элементов 20„- ?О „ формируются импульсы разной задержки, и в зависимости от содержимого регистра 18 установки задержки считывания выходных реакций выбранный выход дешифратора 19 разрешает поступление через выбранный элемент из элементов

И 21, — 21„ группы задержанного импу-. льса и через элемент ИЛИ 22 на вход записи блока 2, записывая в нем результат реализации первого тестового слова по нулевому адресу. Таким образом считывание выходных реакций контролируемого модуля 3 и запись их в блок 2 производится с учетам задержки распространения сигналов в данном контролируемом модуле, Первый импульс, сформированный на выходе элемента ИЛИ 22, через элемент 12 задержки и элемент ИЛИ 8 поступает также на счетный вход счетчика б адреса, вследствие чего следующий импульс, сформированный на выходе элемента И 9, организует реализацию второго тестового слова и т.д. Когда все тесты исчерпаны, сигнал с выхода элемента 17 перебрасывает триггер 10 в состояние, запрещающее прохождение импульсов через элемент И 9, Выдача результатов контроля на выход 16 осуществляется установкой счетчика 6 адреса при помощи дешифратора 13 и формированием импульсов считывания. Для формирования импульса считывания на выходе 17 устанавливается код, соответствующий сигналу считывания, и подается импульс сопровождения. При этом на выходе дешифратора. 13 формируется импульс считывания. Как запись в блоки 1 и

4, так и считывание из блока 2 можно производить по группам. Вход 15 и вход 17 выборки могут подключаться или к пульту, или к блоку ввода информации, или к микроЭВМ в зависимости от области применения устройст ва. То же самое можно сказать о выходе 16 для считывания информации.

Он может подключаться как к просто-. му индикационному устройству, так и к микроЭВМ.

Формула изобретения

1. Устройство для тестового контроля и диагностики цифровых модулей, 10

55 содержащее блок памяти тестов и блок памяти реакций, о т л и ч а ю щ е ес я тем, что, с целью расширения функциональных возможностей устройства путем подстройки частоты и изменения задержки считывания при контроле, оно содержит блок памяти адресов коммутации, коммутатор тестов, счетчик адреса, два элемента И, элемент ИЛИ, триггер, дешифратор, генератор импульсов, элемент задержки и блок регистров контроля, причем информационные входы блока памяти тестов, блока памяти адресов коммутации и блока регистров контроля образуют информационный вход утройства, вход записи блока памяти тестов, вход записи блока памяти адресов коммутации, вход считывания блока памяти реакций, установочный вход блока регистров контроля, первый вход элемента ИЛИ, вход сброса счетчика адреса, вход установки триггера подключены к выходам дешифратора соответственно с первого по седьмой, вход дешифратора является входом выборки устройства, выход счетчика адреса подключен к адресным входам блока памяти тестов, блока памяти. адресов коммутации и блока памяти реакций и входам первого элемента

H выход которого соединен с входом сброса триггера, информационные выходы блока памяти тестов и блока памяти адресов коммутации подключены соответственно к информационному и . управляющему входам коммутатора тестов, выход которого является выходом устройства для подключения к входу контролируемого модуля и соединен также с информационным входом блока памяти реакций, который является входом устройства для подключения к выходу контролируемого модуля, информационный выход блока памяти реакций является информационным выходом устройства, первый выход блока регистров контроля соединен с входом записи блока памяти реакций и входом элемента задержки, выход которого подключен к второму входу элемента

ИЛИ, выход которого соединен со счетным входом счетчика адреса, первый и второй входы и выход-второго элемента И подключены соответственно к выходу триггера, второму выходу блока регистров контроля и входам считывания блока памяти тестов и!

376087

20 и блока памяти адресов коммутации, а первый и второй синхровходы блока регистров контроля соединены соответственно с выходом второго элемен5 та И и выходом генератора импульсов.

2.устройство по п.1, о т л и ч аю щ е е с я тем, что блок регистров контроля содержит регистр .установки задержки считывания выходных реакций,регистр установки частоты контроля, счетчик, два дешифратора, группу элементов задержки, две группы элементов И и два элемента ИЛИ, причем информационные и установочные входы регистров установки задержки считывания выходных реакций и установки частоты контроля объединены. и являются соответственно информационным входом блока и установочным входом блока,.выходы регистра установки задержки считывания выходных реакций и регистра установки частоты контроля соединены с входами первого и второго дешифраторов соответствен-r но, входы элементов задержки группы подключены к первому синхровходу блока, первые и вторые входы и выходы элементов И первой группы соединены соответственно с выходами одноименных элементов задержки группы, одноименными выходами первого дешифратора и одноименными входами первого элемента ИЛИ, выход которого является первым выходом блока, вход счетчика является вторым синхровходом блока, первые и вторые входы и выходы элементов И второй группы подключены соответственно к одноименным выходам счетчика и второго дешифратора и одноименным входам второго элемента ИЛИ, выход которого является вторым выходом блока.