Цифровой фазовращатель

 

Изобретение относится к импульсной технике и позволяет уменьшить потребляемую мощность и увеличить надежность работы фазовращателя. Фазовращатель , содержит делитель 1 частоты , регистр 2 памяти, регистр 3 сдвига , коммутатор 4, дешифратор 5 и генератор 6 импульсов. Введение двоичного сумматора 9, коммутаторов II и 12, элемента НЕ 10 позволяет вдвое сократить число разрядов регистра 3 сдвига путем дополнительного сдвига выходного сигнала на величину, равную IT . 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (1g) (П) !

511 4 H 03 Н !7/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

7-1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4085549/24-2 (22) 11.07.86 (46) 07.06.88. Бюл. 9 21 (72) Л.В.Беликова и В.П. Кильговатов (53) 621.324(088.8) (56) Патент США !! - 4290022, кл. Н 03 К 5/15, 1981. (54) ЦИФРОВОЙ ФАЗОВРАЩАТЕЛЬ (57) Изобретение относится к импульсной технике и позволяет уменьшить потребляемую мощность и увеличить надежность работы фазовращателя. Фазовращатель. содержит делитель 1 частоты, регистр 2 памяти, регистр 3 сдвига, коммутатор 4, дешифратор 5 и генератор б импульсов . Введение двоичного сумматора 9, коммутаторов ll u !

2, элемента НЕ 1О позволяет вдвое сократить число разрядов регистра 3 сдвига путем дополнительного сдвига выходного сигнала на величину, равную . 1 ил.

1401569

Устройство работает следующим образом.

Пусть число разрядов регистра 3 сдвига равно и. Тогда дискрет сдвига фазы составит дц =и/и, число разрядов Ъ 55

m регистра 2 памяти выбирается из условия

4n > 2 2n

Изобретение относится к импульсной технике и предназначено для осуществления фазового сдвига частоты.

Целью изобретения является уменьшение потребляемой мощности и увеличение надежности работы цифрового фазовращателя.

На чертеже приведена функциональная схема предлагаемого устройства. l0

Устройство содержит делитель 1 частоты, регистр 2 памяти, регистр

3 сдвига, коммутатор 4, дешифратор 5, генератор 6 импульсов, входы 7-1

7-m установки, выход 8 устройства, двоичный сумматор 9, элемент НЕ 10, второй ll и третий 12 коммутаторы, и входы 13-1 и 13-m констант.

Выход генератора 6 импульсов соединен с входом делителя 1 частоты и синхровходами регистра 3 сдвига регистра 2 памяти. Информационные входы регистра 2 памяти соединены с входами 7-1 — 7-m установки. Выход 8 устройства соединен с выходом комму- 25 татора 4, информационные входы которого соединены с выходами разрядов регистра 3 сдвига, а управляющие входы— с выходами дешифратора 5. Выход третьего коммутатора 12 соединен с D-вхо- 30 дом регистра 3 сдвига, а первый информационный вход третьего коммутатора 12 соединен с выходом элемента

HE l0. Вход элемента НЕ 10 соединен с выходом делителя 1 частоты и со вто 35 рым информационным входом третьего коммутатора 12, вход управления которого соединен с выходом "Перенос" двоичного сумматора 9 и с входом управления второго коммутатора 11. Пер- 40 вая группа входов второго коммутатора 11 соединена с выходами регистра

2 памяти и с первой группой входов двоичного сумматора 9, вторая группа входов которого соединены с входами 45

l3-1 — 13-m задания констант устройства. Выходы двоичного сумматора 9 соединены с второй группой входов второго коммутатора 11 выходы которого соединены с входами дешифратора 5, на вторые входы сумматора 9 подается код числа В.

В =2 -и !

Щ а емкость сумматора равна 2

Выходной сигнал делителя 1 частоты при нулевом уровне на выходе "Перенос" сумматора 9 поступает через коммутатор !2 на D-вход регистра 3 сдвига. Ha n выходах регистра 3 сдвига под действием сигнала, поступающего на его синхровход с выхода генератора

6 импульсов, формируются последовательности импульсов, сдвинутые по фазе на величину b($ . Одна из этих последовательностей в зависимости от значения кода на кодовых входах коммутатора 4 коммутируется на выход 8 устройства. При сдвиге фазы на величину, меньшую Г, сигнал Перенос" с выхода двоичного сумматора 9 отсутствует, Следовательно, в данном случае входной код А, определяющий величину сдвига фазы и записанный с входов 7-1 — 7-m в регистр 2 памяти, непосредственно поступает через коммутатор 11 на вход дешифратора 5, в котором преобразуется в унитарный код, управляющий коммутатором 4. При сдвиге фазы у, Г < q c 2 и на выходе переноса двоичного сумматора 9 образуется сигнал единичного уровня, который обеспечивает коммутацию выходного сигнала делителя 1 частоты с прямого на инверсный, осуществляемую в инверторе 10 и коммутаторе 12. Это приводит к сдвигу выходного сигнала на величину, равную . Кроме того, в данном случае на выходе двоичного сумматора 9 формируется код К =А +

hl

+ В -2 =А — и. Этот код, преобразуясь в дешифраторе 5, обеспечивает коммутацию одного иэ выходов регистра

3 сдвига на выход 8 устройства и таким образом дополнительный фазовый

1 сдвиг на величину hap так, что суммарный фазовый сдвиг составляет (р

+ ACED

Таким образом, введение в устройство двоичного сумматора 9 и коммутато" ров 11 и 12 позволяет вдвое сократить число разрядов регистра 3 сдвига путем дополнительного сдвига выходного сигнала на величину, равную . Это позволяет, уменьшить потребляемую мощность и повысить надежность работы устройства.

Составитель А.Нерфильев

Редактор Г.Волкова Техред М.Дидык Корректор М.Пожо

Заказ 2791/53 Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 з 14015

Формула и з о б р е т е н и я

Цифровой фазовращатель, содержащий делитель частоты, регистр памяти, . регистр сдвига, коммутатор, дешифра5 тор и генератор импульсов, выход которого соединен с входом делителя частоты и синхровходами регистра сдвига и регистра памяти, информационные входы которого соединены с входами установки устройства, информационные входы коммутатора соединены с выходами разрядов регистра сдвига, управляющие входы коммутатора соединены с выходами дешифратора, выход коммутатора является выходом устройства, о т л и ч а ю щ.и и с я. тем, что, с целью уменьшения потребляемой мощности и повышения надежности ра- 20 боты устройства,. в него введены двоичный сумматор, элемент НЕ, второй

69

4 и третий коммутаторы, информационный вход регистра сдвига соединен с выходом третьего коммутатора, первый информационный вход которого соединен с выходом элемента НЕ, вход которого соединен с выходом делителя частоты и с вторым информационным входом третьего коммутатора, вход управления которого соединен с выходом "Перенос" двоичного сумматора и с входом управления второго коммутатора, первая группа входов которого соединена с выходами регистра памяти и с первой группой входов двоичного сумматора, вторая группа входов которого соединена с входами задания константы устройства, а выходы двоичного сумматора соединены с второй группой входов второго коммутатора, выходы которого соединены с входами дешифратора.