Устройство для управления регенерацией информации в блоках памяти

 

Изобретение относится к. вычислительной технике и предназначено .для использования в запоминающих .устройствах на динамических элементах памяти. Цель изобретения - упрощение устройства. Устройство содержит делитель 1 частоты, счетчик 2 адресов строк, мультиплексор 3 адресов строк, триггер 4, являющийся триггером запросов регенерации низкого приоритета, триггер 5, являющийся триггером запросов регенерации высокого приоритета, элементы НЕ 6, И 7, И-НЕ 8,.ИЛИ 9. Устройство позволяет повысить гибкость дисциплины обсл живания блока динамической памяти , при этом время , в течение которого логикой схемы принимается рещение о проведении регенерации по запросу высокого приоритета, является минимальным, регенерация выполняется также в минимальное время. 1 ил. с (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУВЛИН

„„Яд„„1434496 А 1 (51)4 G 11 С 7/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Й А ВТОРСНОМ,Ф СВИДЕ ТЕЛЬС1" ВУ щение устройства ° Устройство содержит делитель 1 частоты, счетчик 2 адресов строк, мультиплексор 3 адресов строк, триггер 4, являющийся триггером запросов регенерации низкого приоритета, триггер 5, являющийся триггером запросов регенерации высокого приоритета, элементы НЕ 6, И 7, И-НЕ 8,.ИЛИ 9. Устройство позволяет повысить гибкость дисциплины обслуживания блока динамической памяти, при этом время, в течение которого логикой схемы принимается решение о проведении регенерации по запросу высокого приоритета, является минимальным, регенерация выпол- I няется также в минимальное время.

1 ил. (21) 4225479/24-24 (22) 07.04.87 (46) 30.10.88. Бюл. ¹ 40 (72) Г.Э.Цабель, В.M.Îðåøèí и Н,M.Ëåâëíà (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 1152034, к . G 11 С 7/00, 1983.

Авторское свидетельство СССР № 1062793, кл. С 11 С 2 1/00, 1983. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ИНФОРМАЦИИ В БЛОКАХ ПАМЯТИ (57) Изобретение относится к. вычислительной технике и предназначено ,для использования в запоминающих устройствах на динамических элементах памяти. Цель изобретения - упроОПИСАНИЕ ИЗОБРЕТЕНИЯ

1434496

1

Изобретение относится к вычислительной технике и предназначено для использования в запоминающих устройствах на динамических элементах па5 мяти.

Целью изобретения является упрощение устройства °

На чертеже показана схема устройства.

Устройство содержит делитель 1 ! частоты, счетчик 2 адресов строк, мультиплексор 3 адресов строк, триггер 4, являющийся триггером запросов

1 регенерации низкого приоритета, триг- 15 гер 5, являющийся триггером запросов регенерации высокого приоритета„ . элементы НЕ 6, И 7, И-НЕ 8 и ИЛИ 9„ синхровход 10, входы 11 и 12 синхронизации триггеров 4 и 5, выход 13 делителя 1, входы 14 и 15 установки триггеров 4 и 5, входы 16 и 17 сбро-! са триггеров 4 и 5, управляющий вход

18 мультиплексора 3 строк соединен с

1 выходом элемента ИЛИ 9, входы 19 и 25

20 мультиплексора 3 адресный вход 20, адресный выход 21, вход 22 сброса триггера 5, вход 23 установки триг гера 4, вход 24 обращения, выход

, 25 обращения и управляющий вход 26 30, мультиплексора 3.

Устройство работает следующим образом.

В исходном состоянии ..риггеры 4 ,и 5 установлены в "0", причем триг. гер 5 удерживается в этом состоянии по входу 22 сброса с инверсного выхода триггера 4. Сигнал обращения от внешних устройств поступает на вход

24 элемента HE 6 и, пройдя через элемент И 7,.передается на выход 25 устройства (в процессор) и устанавливает на входе 26 мультиплексора

3 адресов строк потенциал, разрешающий подключение к выходу 21 (к ЗУ) адресных шин внешних устройств с входа 20.

Делитель 1 принимает на вход 10 синхроимпульсы, а на его выходе 13 формируются временные метки запросов на регенерацию, которые подаются на установочные входы 14 и 15 триггеров 4 и 5. При поступлении на входы

11 и 12 синхронизации синхроимпульса, триггер 4 переходит в единичное сос55 тояние и с входа 22 триггера 5 снимает потенциал сброса (состояние триггера при этом не меняется).

При отсутствии запроса внешних устройств на выходе элемента НЕ 6 устанавливается потенциал, разрешающий прохожцение сигнала регенерации с прямого выхода триггера 4 через элемент И-HE 8 и ИЛИ 9 на вход 18 мультиплексора 3 адресов строк. В результате адресные шины с входа 19 подключаются к выходу 21 для проведения регенерации строки в ЗУ. Сигнал регенерации с выхода элемента

ИЛИ 9 пода. ется также на входы 16 и

17 сброса триггеров 4 и 5, С приходом синхроимпульса на входы 1 1 и 12, триггер 4 устанавливается в нулевое состояние, а с его нулевого выхода на триггер 5 подается сигнал сброса (триггер 5 не меняет своего нулевого состояния). Кроме того, концом сигнала регенерации содержимое счетчика 2 адресов строк увеличивается на единицу. Цикл регенерации завершен.

При наличии запросов внешних устройств на выходе элемента НЕ 6 устанавливается потенциал, запрещающий прохождение сигнала регенерации по запросу низкого приоритета с прямого выхода триггера 4 через И вЂ” НЕ 8. Регенерация задерживается до обработки всех запросов внешних устройств. Если ввиду большой нагрузки на процессор, запрос регенерации низкого приоритета не отработан к моменту прихода следующего импульса с выхода 13 делителя 1 (триггер 4 в единичное состояние, триггер 5 — в нулевом, сигнал сброса с входа 22 снят), устройство отрабатывает цикл регенерации по запросу высокого приоритета, ! сопровождаемый остановкой обращений внешних устройств. Импульс запроса на регенерацию поступает на установочные входы 14 и 15 триггеров 4 и

5, но триггер 4 находится в единичном состоянии, а триггер 5 с приходом на вход 12 синхроимпульса устанавливается в единичное состояние.

Сигнал с инверсного выхода триггера

5 блокирует прохождение через элемент И 7 запросов от внешних устройств и через элемент ИЛИ 9 поступает на вход 18 мультиплексора 3 адресов строк, Адресные шины с выхода счетчика 2 адресов строк подключаются к выходу 21 для проведения регенерации строки в ЗУ. Сигнал регенерации с выхода элемента ИЛИ 9 также поступает на входы сброса 16 и

1434496

Формул а изобретения.

Устройство для управления регенерацией информации в блоках памяти, Составитель С.Шустенко

Техред А.Кравчук Корректор М.Пожо

Редактор Ю.Середа

Заказ 5561/54

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

17 триггеров 4 и 5. Пришедший на выходы 11 и 12 синхроимпульс опроки дывает в нулевое состояние триггер

5 запросов регенерации высокого приоритета и снимает сигнал установки с входа 23 триггера 4 запросов регенерации низкого приоритета (триггер

4 не меняет своего единичного состояния). Кроме того, концом сигнала регенерации с выхода элемента ИЛИ 9 содержимое счетчика 2 адреса строк увеличивается на единицу. По окончании цикла регенерации по запросу высокого приоритета, триггер 4 остается во взведенном состоянии и возбуждает цикл регенерации при отсутствии запросов от внешних ус ройств.

Таким образом, делитель частоты формирует метки запросов регенерации, а устройство реализует цикл регенерации по запросам низкого или высокого приоритета.

По окончании каждого цикла регенерации содержимое счетчика адресов строк увеличивается на единицу. Пол, ный цикл регенерации. производится последовательным обходом всех строк.

Регенерация по запросу низкого приоритета происходит в интервалах между обращениями внешних устройств и, таким образом, ее влияние на эффективное быстродействие ЗУ сводится до минимума. Запрос регенерации высокого приоритета, сопровождаемый задержкой основных обращений, происходит в случае, если процессор работает на пределе производительности. содержащее мультиплексор адресов строк, счетчик адресов строк, первый и второй триггеры, делитель частоты, элемент И-HE элемент ИЛИ, элемент И

5 и элемент НЕ, вход которого является входом сигнала обращения устройства и подключен к первому. входу элемента

И, второй вход которого подключен к инверсному выходу второго триггера и к первому входу элемента ИЛИ, второй вход которогo подключен к выходу элемента И-НЕ, первый и второй входы которого подключены соответственно к выходу элемента НЕ и прямому выходу первого триггера, первый установочный вход которого подключен к выходу делителя частоты, выход счетчика адресов строк подключен к первому информационному входу мультиплексора адресов строк, второй информационный вход и выход которого являются соответственно адресным входом и адресным выходом устройства, выход эле25 мента И являтся выходом сигнала обращения устройства и подключен к первому управляющему входу мульти,плексора адресов строк, второй управляющий вход которого подключен

З0 к выходу элемента ИЛИ, о т л и ч аю щ e e с я тем, что, с целью упрощения устройства, выход элемента ИЛИ подключен к счетному входу счетчика адресов строк, к входу сброса первого триггера и первому входу сброса второго триггера, второй вход сброса и прямой выход которого подключены к инверсному выходу и второму входу установки первого триггера, тактовйй, о вход которого подключен к входу делителя частоты и тактовому входу второго триггера, вход установки которого подключен к выходу делителя частоты.