Устройство для вычисления матрицы функций

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных системах о Целью изобретения является повышение быстродействия, расширение функциональных возможностей и области применения Устройство содержит мультиплексоры 1-12, демультиплексор 13,- блоки 14-17 формирования адреса, блок 18 микропрограммного

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСИИХ

РЕСПУБЛИК (SI> 4 Г 06 F 15/31

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДА1 "1 ьсННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4231128/24-24 (22) 23,03,87 (46) 23.11.88. Бюл. Н 43 (71) Московский инженерно-физический институт (72) М.IO. Силин (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 1226484, кл. G 06 F 15/31, 1984.

Иэн Ч. и др. Микропроцессорные системы и их применение при обработке сигналов. M., 1986, с. 237, рис. 7.14.

ÄÄSUÄÄ 1439618 А1 (54) УСТРОЙСТВО . ДЛЯ ВЫЧИСЛЕНИЯ МАТРИЦЫ ФУНКЦИЙ (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных системах. Целью изобретения является повышение быстродействия, расширение функциональных возможностей и области применения. Устройство содержит мультиплексоры 1-12, демультиплексор 13; блоки 14-17 формирования адреса, блок 18 микропрограммного

1439618 управления, блоки 19-24 памяти, счетный триггер 25, блок 26 запоминания информации, регистры 27-39, счетчики по модулю М, 40, по модулю М, 41, по модулю М, 42, триггеры 43-45, элемент И 46, элемент,ИЛИ 47, сумматоры

48, 49, умножитель 50, r енератор 51 тактовых импульсов, коммутаторы

52-54, вычитатель 55, формирователи

Изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислительных системах.

Целью изобретения является повышение быстродействия, расширение функциональных возможностей и области применения .

На фиг. 1 представлена функциональ-10 ная схема устройства; на фиг,2 функциональная схема блока запоминания информации; на фиг. 3 — блок микропрограммного управления; на фиг.47 — блоки формирования адреса; на фиг. 8 - временная диаграмма работы генератора тактовых импульсов; на фиг. 9 - блок-схема алгоритма работы устройства, Устройство .содержит мультиплексо- 20 ры 1-12, демультиплексор 13, блоки

14-17 формирования адреса, блок 18 микропрограммного управления (БМУ), блоки 19-24 памяти (БП) счетный

1 у триггер 25, блок 26 запоминания инфор-25 мации (БЗИ), регистры 27-39, счетчик

40 по модулю М, счетчик 41 по моду" лю M счетчик 42 по модулю М,, триггеры 43-45, элемент И 46, элемент

ИЛИ 47, сумматоры 48 и 49, умножи- 30 тель 50, генератор 51 тактовых импульcos (ГТИ), коммутаторы 52-54, вычитатель 55, формирователи 56-58 импульсов, вход 59 начальной установки устройства, вход 60 угла поворота систе- мы координат устройства, группа 61 информационных входов устройства, вход 62 адреса считывания устройства, вход 63 строба чтения информации устройства, информационный выход 64. рр устройства. БЗИ содержит группу БП 65, 56-58 импульсов, вход 59 начальной установки устройства, вход 60 информационных входов устройства, входы адреса считывания 62,. строба чтения

63 устройства, информационный выход 64 устройства. Поставленная цель достигается за счет структурно-алгоритмических решений, реализованных в устр ой с тве. 9 ил . группу мультиплексоров 66, группу комс мутаторов 67, группу элементов 2И-ИЛИ

68, группу схем 69 сравнения (количество элементов в каждой группе равно М, +1), мультиплексоры 70.1-70.М +1 группы, регистры 71.1-71,М, +1 группы, элементы ИЛИ 72.1-72.М +1 группы, дешифратор 73 с выходами 73.1-73.M +1, счетчик 74 по модулю М,+1, формирователи 75-77 импульсов.

БМУ содержит мультиплексоры ?8 и

79, регистр 80, узел 81 приращения, блок 82 памяти микрокоманд,, регистр

83 микрокоманд.

Блок 14 формирования адреса (БФА) содержит блок 84 памяти, вычитатель

85, узлы 86 и 87 свертки по модулю

М, сумматор 88, триггер 89, формирователь 90 импульсов.

БФА 15 содержит БП 91 и 92.

БФА 16 содержит умножитель 93 и сумматор 94.

БФА 17 содержит сумматор 95, сумматор 96 по модулю 2 и мультиплексоры 97 и 98.

Узлы свертки по модулю М могут быть выполнены на базе сумматора по модулю М, с нулевым сигналом на вт о» ром входе или на базе ПЗУ, при конкретной реализации некоторые элементы, например 87 и 88, могут быть объединены, узел 81 может быть реализован на базе сумматора, коммутаторы могут быть реализованы, например, на базе трехстабильных элементов

К155ЛП8, причем их разрядность определяется разрядностью передаваемой информации.

При реализации устройства на конкретной элементной базе может воз3 143961 никнуть необходимость в дополнительном инвертировании или задержке отдельных сиги лов, причем как инверторы так и элементы задержки кон1 Ф

5 структивно могут входить в состав используемых микросхем или могут быть выполнены как отдельные элементы.

Первый управляющий вход БП вЂ” вход записи-чтения, а второй — вход выбор" ки, однако при использовании конкретных микросхем ОЗУ указанные сигналы могут отличаться (для некоторых типов микросхем ОЗУ) от собственно сигналов 15 выборки и режима микросхемы, которые в этом случае могут быть сформированы на основе подаваемых управляющих сигналов. В других случаях первый и второй управляющие сигналы могут ис- 20 пользоваться непосредственно. Выход

Т> генератора 51 подключен к синхровходу триггера 43, выход Т ГТИ 51 подключен к первому информационному входу мультиплексора 2, выход Т, ГТИ 25

51 подключен к первому информационному входу мультиплексора 1, входу формирователя Н, первому информационному входу мультиплексора 6, синхровходам регистров 33-35, младшему раз- З0 ряду информационного входа демультиплексора )3, синхровходу БФА 14, выход Т+ ГТИ 51 подключен к счетному входу триггера 25 и к информационному входу коммутатора 53, подключение входов и выходов БМУ 18 описано в таблице, выход триггера 25 подключен к второму информационному входу мультиплексора 1, третий, информационный вход которого подключен к входу логического нуля устройства, выход мультиплексора 1 подключен к счетному входу счетчика 40, синхровходам регистров 27-32, адресным входам мультиплексоров 7 и 11, выход счетчика 40 подключен к информационному входу регистра 27, адресному входу блока 21 памяти, первому информационному входу мультиплексора 3, первому входу

БФА 15, выход переполнения счетчика

40 подключен к вторым информационным входам мультиплексора 2 и 5, выход мультиплексора 2 подключен к счетному входу счетчика 41 и синхровходу регистра 39, выход счетчика 41 подключен к информационному входу регистра 39, первому входу БФА 14, первому информационному входу мультиплексора 4 и к второму входу БФА 15, 8

4 выход переполнения счетчика 41 подключен к первым входам элемента

И 46 и мультиплексора 5, выход которого через элемент ИЛИ 47 подключен к синхровходу триггера 45, выход которого подключен к второму управляющему входу мультиплексора 6, информационные входы триггеров 43-45 подключены к входу логической единицы устройства, выход счетчика 42 подключен к третьему входу БФА 14 и к второму входу БФА 16, выход элемента

И 46 подключен к сонетному входу счетчика 42 и через формирователь 58к входу модификации статуса блоков памяти БЗИ 26, вход начальной установки устройства подключен к второму входу элемента ИЛИ 47, входам начальной установки БМУ t8 БЗИ 26, ГТИ 51 и триггера 25, выход регистра 35 подключен к старшим разрядам информационного входа демультиплек» сора 13, старшие разряды выходов с первого по пятый которого подключены к информационным входам соответственно регистров 36-38 и БП 19 и 20 синхровходы регистров 36-38 подключены к младшим разрядам выходов соответственно с первого по третий демультиплексора 13, выходы мультиплексоров

3 и 4 подключены к адресным входам

БП 19 и 20 соответственно, вторые управляющие входы которых подключены к выходу формирователя 57, выход БП

18 подключен к первому входу сумматора 48 и к входу вычитаемого вычитателя 55, выход БП 20 подключен к входу уменьшаемого вычитателя 55 и к второму входу сумматора 48, первый и второй выходы БФА 14 подключены соответственно к адресному входу БП 22 и к четвертому входу БФА 17, первый и второй выходы которого подключены соответственно к адресным входам мультиплексоров 12 и 9, В-й вход группы 61 подключен к В-му информационному входу мультиплексора 10, (В = 1,9), выход которого подключен к информационному входу БП 24, второй вход которого подключен к выходу формирователя 57, выход БФА 16 подключен к адресному входу БП 23, выходы мультиплексоров 8 и 9 подключены к информационным входам регистров

33 и 34 соответственно, выходы которых подключены к первому и второму входам умножителя, выход которого подключен к первому входу сумматора

10

20

40 я

5 143

49, выход которого подключен к информационному входу регистра 35, выход которого подключен к первому информационному входу мультиплексора 12, второй информационный вход и выход которого подключен соответственно к входу нулевого кода устройства и к второму входу сумматора 49, выходы коммутаторов 52-54 подключены соответственно к входам информационному, строба записи и адреса записи БЗИ 26, входы строба чтения, адреса чтения и выход которого подключены соответственно к входам 63 и 62 н выходу 64 устройства.

Выход коммутатора 52 подключен к информационным входам БП 65, выходы которых через коммутаторы 67 подключены к выходу 64 устройства, выход элемента 54 подключен к первым информа ционным входам мультиплексоров 66, выходы которых подключены к адресным входам соответствующих БП 65> первый управляющий вход М-го БП 65 подключен к M-му выходу дешифратора 73 и соединен с управляющим входом M-го коммутатора 67 и адресным входом M-ro мультиплексора 66, а также с первым входом первой группы входов М-го элемента 2И-ИЛИ, выход которого подключен к второму управляющему входу M-ro

БП 65, M=1, М +1, первый вход второй группы M-ro элемента 2И-ИЛИ подключен к выходу M-й схемы 69 ср внения, вторые входы схем 69 сравнения подключены к входу 62 устройства (старшим разрядам), младшие разряды входа

62 устройства подключены к вторым информационным входам мультиплексоров 65, выход счетчика 74 подключен к входу дешифратора .73, М-й выход которого подключен к первому входу

M-ro и второму входу (M+1) mod (М +1)Pro элементов ИЛИ 72 и к адресному входу

M-ro мультиплексора 70, выход M-го элемента ИЛИ 72 подключен к входу выборки М-го регистра 71, входы начальной установки разрядов которого подключены к входу 69 устройства в соответствии с требуемым начальным состоянием, выход формирователя 58 подключен к счетному входу счетчика .74 и через формирователь 77 - к синхровходам регистров 71, выход М-го мультиплексора 70 поцключен к информационному входу M-го регистра 71, выход которого подключен к второму

9618 6 входу М-й схемы 69 сравнения, первому ,информационному входу ((М+1) mod (М +1И -го мультиплексора 70 и к второму информационному входу ((М-1)

mod (М, +1)) -го мультиплексора 70, 1 вход 63 устройства через формирователь 75 подключен к вторым входам второй группы элементов 68, выход элемента 53 через формирователь 76 подключен к вторым входам первой группы элементов 68, вход 59 устройства подключен к входам начальной установки разрядов счетчика 74.

Допустим-,в пространстве заданы некоторая основная система координат (ОСК) и вращающаяся система координат (BCK) которая получается из OCK путем вращения OCK вокруг осей ОК, OY и OZ, причем положение 1 СК относительно ОСК описывается следующим образом: повернем OCK на угол Р вокруг оси OZ. Получившуюся систему координат обозначим ПСК вЂ” повернутая система координат. ПСК задает положение, относительно которого совершаются непрерывные колебания ВСК (т. е. повороты на небольшие углы вокруг осей

ОХ, OY u OZ ПСК), которые описываются з0 матрицей вращений А, связывающей ОСК и ВСК. В OCK задано множество из М

- т векторов и = (и., n, n р ), где

Т вЂ” символ трансйортирования; Р

=О,M„— 1. С ВСК жестко связано множество из N точек, например, принадлежащих поверхности цилиндра, образующие кото1/ рого (столбцы) параллельны оси OZ

ВСК. В ряде специальных задач для каждого P требуется рассчитать N< функций:

"pm и Аг е р Мрй (1) где г — радиус — вектор m --й точки пз я BCK mð является Ьуиялией ст P и m;

m = О, N --1 — относительный номер

m -й точки в Р-м подмножестве точек.

Совокупность функций р, рассчитанных для Р— О, М 1 и m — О, N 1, образует матрицу функций Т = (р ) размерности М xN„, причем для расчета каждой строки матрицы Т требуется формирование подмножества из N векP и торов r в соответствии со следующими соотношениями, Предполагается, что множество иэ

N точек образовано совокупностью из

М4 столбов по N точек в каждом, причем угол между соседними столбами равен Р и начало координат ВСК

Gt) = Мр распопожено симметрично относительно элементов столба. Подмножество из точек для заданного P образуется совокупностью из М, столбов (т.е. N„

= М N ) таким, что

1439618 8

Введем обозначения,т т.

Р Р Г1 Рт РЗ (5) (6) iP = ((i„— ((Р /д j )mo(tMg+ )mo(tMÄ (2) — номер столба, входящего в состав P-ro подмножества;

1 — относительный номер данного столба в P-м подмножестве, 1 = О, М, -1; — начальное смещение по для заданного P рассчитанное для F = 0; (Р/д P) — значение, поступающее с входа 60 устройства, ко- 20 торое задается, например, при настройке устройства. где (3) rI(p = (х ° у;р z ) (4) =(х; у; - ), где x ° у — декартовы координаты

19)

-го столба в ВСК, р 45 значения которых зависят от 1 и Р9

z — декартова координата

j-ro элемента столба;

-z — декартова координата

50 элемента столба, симметричного j-му относительно начала коор1I динат по оси OZ ВСК.

Параметр j = О, М „-1, где М 4 =

Nc — если Nc четное и М = (И +1) /2, 2 если N — нечетное. с

ПаРаметР 1„р РассчитываетсЯ эаРанее и храп тся в Бп 84 В ина 1Н1 может принимать значения от О до

M -1. Таким образом, рассчет по Аормуле (2) поэвогяет для любого Р сформиррвать подмножество иэ Ntt векторов

r, необходимое для вычисления Р-й стрроки матрицы Т.

Пусть К -й элемент является )-и р элементом i -го столба„а 1р-й элемент — элементом it)-го столба, симметричным 1-му относительно начала коорII 35 динат по оси OZ ВСК, В этом случае выполняются соотношения (7) Г.Р = МР,X F+ Ир,y;P

С учетом (1) и (3)-(7) выполняются соотношения

+ Ср 9 (8)

1Р (9) рЕ = "- р С 1 ° .

Относительные номера К -й и 1Р-й

P точек в P-м подмножестве могут быть определены по Аормулам

iN + М, — 1 + j, N — нечетное;

К = ° (10)

iN + M, + j, N -четное, (11) 1=iN+M

С 9

Приi=OM — 1и1=09М.-1 параметры К и 1 в совокупности покрынамт асе множество значений т =

=О,N, — 1,ò.е. по еормулам (1й) нли (11) можно рассчитать относительный номер любой точки подмножества.

Предлагается следующий алгоритм расчета матрицы Т.

Расчет NP no Аормуле (5) и запись компонент Ир, N ° и Ир в регистры

36-38 соответственно.

Расчет Гр по формуле (6) для всех

j = О, M -t () 0) и запись результатов в БП 19.

Расчет F;I) уо формуле (7) для всех

i = С, М вЂ” 1 (всех столбов Pro подмножества) и запись результатов в БП 20.

Расчет (.р„ и (,РР по формулам (8) и (9) и запись результатов в БЗИ 26.

Повторение перечисленных расчетов для всех P = О, М,-1.

Вычисления в указанной последовательности осуществляются периодически после записи текущих значений матрицы Л с входов 61 устройства в БП 24.

Рассмотрим функциональное назначение блоков памяти, входящих в состав устройства.

БП 19 гредназначен для запоминания величин Гр, вычисленных в соответствии с (6) для заданного P. Его объем — М1 слов.

БП 20 предназначен для запоминания величины Г;, вычисленной в соот10 ращения при коде резервного блока, который указывает, что в этот блок записываются вычисляемые значения з

Р а

FIa вход счетчика 75 БЗИ 26 поступают импульсы, поступление которых означает, что очередная строка матрицы Т вычислена и записана в резервный БП 65. По этим импульсам происходит модификация статуса БП 65 по следующему алгоритму: пусть в резерв« ный БП 65 в данном цикле записываются элементы Р-й строки матрицы Т (в этом же цикле одновременно могут быть считаны старые значения элементов

Р-й строки матрицы Т из некоторого

БП 65 с номером P в соответствующем регистре 71). По окончании записи элементов P-й строки в резервный

БП 65 (т,е, в следующем цикле) в регистр 71, соответствующий этому БП 65, записывается код "P", т.е. при обращении к элементам P-й строки инфор- мация считывается из этого блока, БП 65, в котором записаны старые значения элементов Р-й строки матрицы А, приобретает статус резервного (в соответствующий регистр 71 записывается код "PZ") и в него записываются элементы (P+1)modM строки матрицы Т. Такая замена осуществляется циклически для всех Р, правильная синхронизация обеспечивается тем, что импульс модификации статуса БП 65 вырабатывается при поступлении импульса с выхода элемента И 46, по которому Р = (P+1)modl . Дпя резервного БП 65 соответствующий выход дешифратора 73 — единичный, что обеспечивает выборки тех регистров 71 группы, информация в которых должна быть изменена и задает режим коммутации мультиплексоров 70 группы. При логической единице на адресном входе мультиплексора 70.М íà его выходе - содержимое регистра 71.М+1, иначе— регистра 71.М-1 (сложение и вычитание по той(М +1) . Информация в регистры записывается по сигналу с вьхода формирователя 77 импульсов.

Рассмотрим теперь вопроси управления записью и чтением информации.

Режим работы М-го БП определяется

55,ñîñòîÿíèåì М-ro выхода дешифратора:

Π— чтение, 1 — запись, при этом на выход 64 устройства могут быть подключены только блоки, работающие в режиме чтения. Для резервного блока элемент

9 1439618 ветствии с (7) для заданного Р. Fro объем — M слов.

БП 21 предназначен для хранения величин z> для j. = О, М,-1, т.е. для

5 хранения неотрицательных компонент.

его объем — M, слов.

БП 22 предназначен для хранения величин х и у; для всех

1Р

=О,Hq-1.Объем БП 21 равен 2М4 слов. )O

Компоненты х, и у, располагаются в

1Р Р двух последовательных ячейках памяти.

БП 23 предназначен для хранения векторов В для всех Р = О, М,-1.

Его объем равен ЗМ, слов. Компоненты вектора для заданного Р располагаются в памяти в трех последовательных ячейках.

БП 24 предназначен для запоминания значений элементов матрицы А, 20 его объем — 9 слов. Элементы матрицы могут быть записаны, например, по столбцам.

БЗИ 26 предназначен для записи, хранения и выдачи значений Гр (Р = 25

О, M -1, m = О, N„-1) . Конструкция БЗЙ 26 позволяет осуществлять одновременную запись новых (соответствующих новому значению матрицы А) величин р и считывание ранее вы- Зо численных (старых) значений „, для любого Р.

БП 19, 20 и 24 представляют собой

ОЗУ, БП 21-23 могут быть реализованы на ПЗУ (или ОЗУ в режиме чтения).

БЗИ 26 состоит из М +1 БП 65 объемом по Мв слов. Каждйй БН 65 содер-. жит И„ значений (m = О, И -1) для некоторого Р (т.е. некоторую строку матрицы Т). При этом в любой 4О момент времени М, БП 65 работают в режиме чтения и иэ них могут быть считана значения и „, аая Р

=О,М, — 1,ссатзетстзуюние старину знз ению матрицы А. Один из БП 65 находится в режиме записи (резервный блок) и в него записываются новые, т.е. вычисляемые для принятого в данном периоде Т, значения матрицы А, значения „, для некоторого Р. Б течение периода Т происходят вычисление и запись в БП 65 значений для всех

Р = О, M -1. В процессе работы статус резервного поочередно присваивается каждому из БП 65. С каждым БП 65 группы связан один из регистров 71 группы, в котором указан номер (P) строки матрицы Т, элементы которой записаны в данном БП 65 в момент об11 14396

67 закрыт. Состояние выхода дешифратора определяет также адрес, поступающий на адресный вход данного БП 65.

Для резервного БП 65 на адресный вход

5 подается адрес с выхода элемента 54.

Для остальных БП 65 на адресный вход подаются младшие разряды с входа 62 устройства, представляющие собой относительный номер элемента в строке.

Старшие разряды адреса, представляющие собой номер строки (P), поступают с входа 62 ус ройства на первые входы схем 69 сравнения группы. Адреса с входа 62 или с выхода элемента 54 сопровождаются стробами соответственно с входа 63 устройства и с выхода элемента 53. Стробы через формирователи 75 и 76 подаются на первые входы элементов И элемента 2И-ИЛИ,20

При этом для резервного БП 65 строб с выхода формирователя 76 проходит так, как соответствующий разряд дешифратора — в единице. Строб чтения с выхода формирователя 75 проходит 25 на вход выборки того БП 65, в который в момент обращения записана требуемая строка. При наличии сигналов записи-чтения и выборки происходит запись (чтение) информации. Формиро- З0 ватели- 75 и 76 предназначены для обеспечения требуемых параметров импульса на входе выборки блока памяти, а также обеспечивают задержку импульса, необходимую для устойчивой записи информации, формирователь 77 обеспечивает надежную модификацию статуса блоков.

Рассмотрим примеры реализации БФА.

БФА 14 предназначен для адресации 40

БП 22. БП 84 содержит значения вычисленные для всех P. БФА 14 работает следующим образом: при заданной организации БП 22 адрес величины х . равен 2i, адрес величины у, равен

2хр+1. Элементы 84 и 88 осуществляют расчет i . Формирование удвоенного значения осуществляются монтажно— сдвигом влево на один разряд. Младший разряд адреса формируется на счетном триггере 89, который обеспечивает выборку х . и у. за два последова1Р тельных такта T, . Правильная последовательность выборки обеспечивается начальной установкой триггера 89.

БФА 15 формирует адреса записи .вы- численных значений ь „ и Т в БЗИ,26, Запись производится в один из БП БЗИ 26, при этом адреса записи представляют

18 12 собой относительные номера (К и l) элементов в подмножестве и могут быть рассчитаны в соответствии с выражениями (10) и (11). На фиг. 5 представлен пример табличной реализации вычисления адресов.

БФА 16 формирует адрес компонент вектора йр в соответствии с выражением А = 3Р+С, где С вЂ” значение поля

18, 16.

БФА 17 формирует адреса, поступающие на адресные входы мультиплексоров 9 и 12..

В зависимости от значения управляющего сигнала 18. 18 БФА 17 или пропускает без изменения на адресные входы мультиплексоров 9 и 12 значения, заданные в полях соответственно

18.3 и 18.8 БМУ, или модифицирует их с периодом Т, в соответствии с состоянием триггера 89. Модификация заключается в прибавлении содЕржнмого триггера 89 к значениям, заданным в полях 18.8 и t8.3. Необходимость модификации адресов показана (в таблице).

Микропрограмма работы устройства составляется в соответствии с блоксхемой алгоритма (фиг ° 9) с использованием введенной кодировки микроко-.манд (МК) .

Блоки алгоритма работы устройства имеют следующий смысл:

99 — начальная установка устройства;

100 — проверка: ЛУА = 1-?;

101 — прием матрицы А;

102 — расчет вектора 17, 103 — задание режима для расчета

Ср (управление передается аппаратным средствам);

104 — расчет и запоминание G p> (возврат управления БМУ 18);

105 — задание режима расчета F1

1 (передача управления аппаратным средствам);

106 — расчет и запоминание Г;р (возврат управления БМУ 1Я), 107 — задание режима расчета (передача управления аппаратным средствам);

108 — расчет, Р:=Р+1 (возврат управления БМУ 18);

109 — проверка: ЛУК = 1-1, В дальнейшем при описании работы устройства используется введенная кодировка, причем выражение 18. Н: =ххх означает, что поле 18.4 принимает

l3

143961 значение ххх. В целях упрощения указьгваются только поля, наиболее существенные в рассматриваемом такте.

При этом значения остальных полей

5 в данном такте могут принимать значения из числа допустимых (таблица) и не противоречащих значениям полей, указанных явно.

Устройство работает следующим об-! разом.

В устройстве реализован следующий принцип управления: общее управление работой устройства и вычислительным процессом осуществляет БМУ 18, однако часть вычислений, характеризующихся большим количеством повторякгцихся операцггй, выполняется под управлением аппаратных средств. Для перехода к такому режиму вычислений очередная

MK БМУ 18 задает необходимую коммутацию операндов и результата, требуемую частоту синхроимпульсов и другие не-. обходимые параметры и блокирует прохождение синхроимпульсов на синхро- 25 вход БМУ 18. БМУ 18 приостанавливает свою работу до тех пор, пока не закончится требуемый цикл вычислений (при этом на его вьмоде находится микрокоманда, задающая необходимый 30 режим вычислений). По окончании цик" ла сигнал запуска устанавливает триггер 45 в единицу и на синхровход

БМУ 18 поступает очередной синхроимпульс, выбирающий следующую МК.

Работа устройства осуществляется в соответствии с алгоритмом.

По сигналу начальной установки (НУ), поступающему с входа 59 устройства, который может вырабатываться при включении питания или подаваться в требуемые моменты времени„ элементы устройства устанавливаются в начальное состояние: триггер 45— в единицу, регистры 80 и 83 БМУ 18 в нулевое состояние, генератор 51 в начальное состояние, счетчик 74 в состояние М, регистры 71.1., 71.М, 71.М,+1 — в состояния соответгде "RZ — код резервного блока памяти, не совпадающий ни с одним из

Мз

Такая начальная установка регистров и счетчика может быть достигнута эа счет соответствующей коммутации сигнала НУ по входам установки в единицу или установки в ноль требуемых разрядов.

8 14

По окончании сиг нала НУ с выходов генератора 51 начинают поступать синхроимпульсы Т>, Т,, Т,, Т . Величина периода Т„достаточна для выполнения операций приема нового значения матрицы 4 и вычисления матрицы Т, величина периода Т достаточна для выполнения операции вида ах+ Ь на элементах 49 и 50 с учетом совмещенного с вычислениями формирования адреса и выборки операндов из памяти, Т,=2Т (фиг. 8), величина Т г такова, что за время 2Т4 рассчитываются и записываются в БЗИ 2б значения р„ и

По синхроимпульсу Т на выход БМУ 18 поступает первая МК, которая обеспечивает проверку ЛУА с выхода триггера 43. При этом 11рЛУ5=10, АП = <адрес первой MK блока 101>, 18.10:=О

18.11:=00,18.12:=00, 18.15:=О, 18.9:=1, триггер 45 — в единице. На синхровходе

БМУ 18 — синхроимпульсы T . Если

ЛУА=О (триггер 43 в нуле), выбирается следующая МК, которая осуществляет безусловный переход íà MK проверки ЛУА (ПрЛУ=01, AII= (адрес первой

М1(блока 100 ), т.е. переход по адресу, заданному в поле АП на первую

MK блока 101. Синхроимпульс Т;„устанавливает триггер 43 в единицу, вследствие чего счетчик 42 устанавливается в ноль по синхроимпульсу Т осуществляется переход на первую MK блока 101. Блок 101 содержит последовательность МК, в результате выполнения ко тор ой осущес т вля ютс я пр и ем новых значений матрицы А и сброс триггеров

43 и 44. Последовательность содержит

9 MK в которых заданы следующие значения полей: 18,10:=О, ПрЛУ=ОО, 18.2:= < код адреса от О до 8 >18.1:=

=1, 18. 14: =1, 18. 11: =00, 18. l 2; =00, i 8. 15: =О, 18. 19: =1. Таким образом, триггеры 43 и 44 обнуляются, БП 24 в режиме записи, информация с входов б1 выбирается в соответствии со значением адреса записи (18.2) и записывается в БП 24 по сигналу с вьмода формирователя 57 импульсов, После приема новых значений матрицы А начинается выполнение блока 102, который содержит последовательность МК, обеспечивающую расчет компонент вектора N< (в данном случае Р = О), Поля МК принимают следукжгие значения:

18,10,=0; ПрЛУ:=00; 18.2:= < код адреса от О до 8 > ; 18.1:=О; 18,4:=

=00; 18,3:=00; 18. 18:=0; 18.13: 1;

15 14396

18. 14: =О; 18. 15: =0; 18. 16: = < 00, О), 10 ); 18.9:=1; 18.8:= (0)1>

18,5:=(100, 001, 010 ) . Поля 18.2, 18.16, 18.8 и 18.5 при выполнении блока 102 принимают различные значения в разных тактах Т . Такие обозначения используются и в дальнейшем.

Таким образом БП 24 — в режиме чтения, информация с выхода БП 24 запи- 10 сывается в регистр 33 (адреса считывания задается в поле 18 ° 2); информация с выхода БП 23 считывается по адресу, формируемому в БФА 16, и записывается в регистр 34. Результаты 15 вычислений записываются в регистр 35 и через демультиплексор 13 в один из регистров 36-38 . Демультиплексор 13 каммутирует на информационные входы регистров 36-38 информацию с выхода 20 регистра 35, а на синхровходы регистров 36-38 — синхроимпульсы Тэ . При этом коммутация на входы регистров

36-38 осуществляется в тех тактах, когда в регистр 35 записаны значения соответственно Np,, Ир, N,, что обеспечивает правильную запись и хранение значений компонент, вектора Рр

При расчете вектора N важную роль играет также мультийлексор 12, 30 который при вычислении компонент вектора подает на один из входов сумматора 49 или нулевой код с входа нулевого кода устройства, или значение частичной суммы с выхода регистра 35.

В качестве примера рассмотрим вычисление И р . По синхроимпульсу Тз на адресныи вход БП 24 поступает адрес элемента а„, а на адресный вход БП

23 — адрес с выхода БФА 16, по кото- 40 рому выбирается и р Следующим синхроитптульсом значения а,„и и заносятся в регистры 33 и 34 соответственно. На выходе мультиплексора 12— нулевой код. По следующему синхроимпульсу в регистры 33 и 34 заносятся значения а < и и а в регистр 35— ра значение а, и которое через мультиплексор 12 йодается на один из входов сумматора 49. В следующем так- 50 те в регистры 33 и 34 заносятся значения а>, и пр>, в регистр 35 — значение а,„п, + а,п р, которое через мультиплексор 12 подается на один из входов сумматора 49.

По следующему синхроимпульсу в регистр 35 записывается результат вычисления N р, = а „„и р, + а, и +

+ a „n Р,, демультиплексор 13 подклю18 16 чает регистр 35 на вход регистра 36.

Следующий синхроимпульс записывает в регистр 36 значение и отключает регистр 36 по входу (таким образом

NpÄ а регистре 36 хранится до тех пор, пока не будет рассчитано М для следующего Р), аналогично вычисляются значения Np и N . Для повышения быстродействия допустимо совмещение записи результата вычислений и вычисления первого произведения для следующей комттоненты.

По окончании выполнения последовательности MK блока 102 в регистры

36-38 записаны значения соответственно NpÄ, Np и Мр . Счетчики 40 и

41 устайовлены в ноль. По очередному синхроимпульсу Т, осуществляется переход к блоку 103. На выходе БМУ 18 появляется МК, задания режима поля которой принимают следующие значения: поле t8.10 устанавливается в единицу, что приводит к установке в ноль триггера 45 и подключает логический коль на синхровход БМУ 18, поля 18.19:=0; 18.12:=01; 18.11:=00;

18,7;=1 (на адресный вход БП 19 подключен регистр 28); 18.6:=0; 18. 18:=

=О; 18.3:=11 18.8:=О; 18.4:=-10;

18. 5: =011; 18.9: =1; 18. 15: =0; 18. 13: =О.

Таким образом, информация с выхода БП 21 записывается в регистр 33, в регистр 34 записывается Нрр на одном входе сумматора 49 — нулевой код, Адрес БП 2! формируется на счетчике 40, результат вычислений записывается в БП 19 через демультиплексор

13 по сигналу с выхода формирователя 57. На счетный вход счетчика 40 поступают синхроимпульсы Т с выхода мультиплексора 1, вследствие чего счетчик изменяет свое состояние от

О до М,-1, т.е. j = О, М„-1, что обеспечивает расчет всех G для sari данного P. По сигналу переполнения счетчика 40 триггер 45. устанавливается в единицу, что подключает синхроимпульсы с выхода мультиплексора 1 на синхровход БМУ 18, При этом в регистр 27 записан адрес последнего вычисляемого Гр, а в регистр 33 последнее значение 7 ° По следующему синхроимпульсу Т, результат вычислений записывается в регистр 35, адрес переписывается в регистр 28, а на выходе БМУ 18 появляется следующая МК, блокирующая прохождение синхроимпульсов на счетный вход счет17 143 чика 40 (18. 12: =00), поле 18. 10: О, поле 18. 7=.1 (т. е. БП 19 продолжает находиться в режиме записи), на синхронходе БМУ 18 — синхроимпульсы Т последний результат G > записынается в БП19 по сигналу с выхода формирователя 57, запущенного этим синхроимпульсом, В следующей MK поле 18,7:=О, что исключает запись недостоверной информации„ Таким образом, н БП 19 записаны все требуемые для заданного Р значения Г . В соответствии с алгоритмом (блок 105) очередная МК задает режим расчета F; . Указанная

MK должна поступать по синхроимпульсу Т, синхронному с Т,. При необходимости, так как микропрограмма детермнронана, это условие легко соблюдается введением холостой MK для пропуска одного такта. MK режима задает следующие параметры: поле 18.10 устанавливается в единицу, 18.9:=1, .

18. f 5: =О, 18. 19: 1, 18. 11: =01, i8 12:=01, 18.7:=О, 18.6:=1 (при этом на адресном входе БП 20 адрес с выхода регистра 39), поле 18, 18: 1; поле 18.17 устанавливается в единицу, что устанавливает в ноль триггер 89, 18.3: =01, 18 ° 8: =1, t8.4: =01, 18 ° 5: =100, 18. 15: =0.

Таким образом на синхровходе БМУ

18 — логический ноль, БФА 17 работает в режиме модификации, на информационные входы регистров 33 и 34 под" ключены соответственно БП 22 и регистр 36, на одном входе сумматора

49 — содержимое регистра 35, счетчик 41 — в нуле, на адресном входе

БП 22, так как счетчик 41 и триггер

89 — в нуле, БФА 14 вырабатывает адрес элемента х, дпя дР, соответствующего заданному Р, которое определяется состоянием счетчика 42 и i = О (i: = (состояние счетчика 41 ), Следующий синхроимпульс Т записывает н регистр 33 считанное значение х, в регистр 34 — значение N PÄ, триггер 89 устанавливается н единицу.

При этом БФА 17 модифицирует адреса операндов, вследствие чего на выходе мультиплексора 9 появляется содержимое регистра 37, на выходе мультиплек сора 12 — нулевой код, на адресном входе БП 2? — адрес следующей ячейки памяти, в которой записано значение. у. (для того же самого i ) . Следующим

1г си хроимп льсом Т (сикхронным с Г ) 9618 !8 н ppI и тр 3 . записьпза стс я з fl;I (e ни е

x N в регистры 33 и 34 — значе р p< ния соответственно у и Я „, триг р гер 89 устанавливается в ноль, на

5 один из входов сумматора 49 коммутируется содержимое регистра 35. Импульс Т, увеличивает содержимое счетчика 41 на единицу, что обеспечивает

lp формирование адреса для выборки х;,, соответствующего следующему значению

По следующему импульсу Т, в регистр 35 записывается результат F; (для данного i) а в регистры 33 и

34 — операнды, необходимые для вычислений по следующему i. Запись результата вычислений в БП20 осущест-вляется по сигналу с выхода формирователя 57 (правильный результат записывается во втором такте Т, периода Т ). Дальнейшие вычисления осуществляются аналогично для всех т.е. i =. О, М -1. Рассмотрим заверше25 кие вычислений по данному режиму.

В последнем циКле по i синхроимпульс

Т, с выхода мультиплексора 2 записывает в регистр 39 адрес последнего вычисляемого значения F; и вызывает

Зц импульс переполнения счетчика 41, который устанавливает в единицу триггер 45. На синхронходе БМУ 18 — синхроимпульсы Т с выхода мультиплексо- . ра 1. Следуюпдй импульс T записывает в регистр 35 последнее вычисленное значекие F;, запускает формирователь 57, сигнал с выхода которого записывает последний вычисленный результат в БП 20, а также вызывает

4п появление следующей МК на выходе

БМУ, и которой поля 18.10:О, 18 ° 13:=

=1, 18.6: =1, 18. 11: =00, 18. 12: =00, т.е. счетчики 40 и 41 в нулевом состоянии, на ныхоцах мультиплексоров

1 и 2 — логические нули, БП 20— в режиме записи, на синхровходе

БМУ 18 — синхроимпульсы Т . Таким образом н БП 20 записаны все вычисленные значения 7. после чего сле)р У дующей МК БП 20 переводится в режим чтения. В соответствии с алгоритмом очередная ИК задает режим расчета р,„(блок 107). Ее поля принимают следующие значения: поле 18.10 уста55 авлинает я в единицу 18 9:=ОФ

18. 15:=1; 18 . 7:=0; 18 .6:=0; 18, 12:=10;

18,11:=10; 18.14:=О; 18.19:=1. Триггер 45 устанавливается в ноль. Таким образом, на синхровходе БМУ 18 логи)9 14396 ческий ноль, разрешена выпача вычисляемых значений в БЗИ 26, разрешен переход к ст дующему значению Р по импульсу переполнения счетчика 41, на адресных входах БП 19 и 20 — со5 держимое счетчиков соответственно

40 и 41, на синхровходах которых соответственно импульсы с выхода триггера 25 и импульсы переполнения счетчи- 10 ка 40.

На адресных входах БП 19 и 20 адреса, по которым на выходы блоков вьг бираются значения соответственно G< и Fi . При этом сумматор 48 и вычита- 15 тель 55 одновременно вычисляют значения соответственно <„и t g по формулам (8) и (9). Адреса для записи этих значений в БЭИ 26 вычисляются в БФА 15 аналогично рассмотренному. 20 ,.Значения „„ и р записываются в регистры соответственно 32 и 31, а их адреса — в регистры соответственно 30 и 29 по синхроимпульсам с выхода мультиплексора 1, период которых 25 равен 2Т 4.

Предположим, что очередной импульс записал в регистры 31 и 32 результаты вычислений, а в регистры 29 и 30адреса записи этих результатов. 30

В первом такте Т4 следующего цикла вычислений <а выходы мультиплексоров

11 и 7 коммутируются соответственно регистры 3 1 и 29, в следующем такте

Т 4 — регистры 32 и 30 соответствен- 35 но.

Информация с выходов мультиплексоров 11 и 7 через открытые элементы

52 и 54 проходит на соответствукпцие входы БЭИ 26 и стробируется сигналом 4р

Т, проходящим через открытый элемент 53.

По завершении двух тактов выдачи в регистры 29-32 записываются новые 4

5 значения и процесс повторяется.

В цикле вычисления последних двух значений импульс с выхода мультиплексоров 1 записывает в регистры 31 и

32 последние вычисленные значения, в регистры 29 и 30 — их адреса и вызывает импульс переполнения счетчика 4-1, который увеличивает содержимое счетчика 42 на единицу, запускает формирователь 58 импульсов и проходя на синхровход триггера 45 устанавливает триггер 45 в "1", что подключает выход мультиплексора 1 на синхровход

БМУ l8.

18 0

За два последних периода Т

БМУ 18 поступает следующая МК, в которой производится проверка окончания расчета по всем P.

Ее поля принимают значения:

18.10.:=О, 18.9:=i, 18.15:=О, 18.11:=00, 18.12:=00, ПрЛУ = 11, АП = < адрес первой NK блока 100 >

В следующей МК заданы значения:

ПрЛУ = 01, АП = адрес первой МК блока 102 )

Если расчет для всех P завершен, то импульс переполнения счетчика 42 установил в единицу триггер 44, т.е.

ЛУК = 1, осуществляется переход на первую МК блока 100 и mph поступлении очередного импульса Т устройство работает аналогично описанному.

Если расчет не завершен, то ЛУК=О н следующая МК осуществляет переход на первую МК блока 102. Процесс повторяется.

Формула изобретения

Устройство для вычисления матрицы функций, содержащее умножитель, сумматор, три регистра, блок микропрограммного управления, блок формирования адреса и два блока памяти, причем выход первого регистра подключен к входу первого сомножителя умножителя, выход сумматора подключен к информационному входу второго регистра, выход третьего регистра подключен к входу второго сомножителя умножителя, о т л и ч а ю m; е е с я тем, что, с целью повышения быстродействия, в него введены три счетчика, десять регистров, три блока формирования.адреса, четыре блока памяти, блок запоминания информации, двенадцать мультиплексоров, демультиплексор, генератор тактовых импульсов, четыре триггера, элемент И, элемент ИЛИ, сумматор, вычитатель, три коммутатора и три формирователя импульсов, причем первый выход генератора тактовых импульсов подключен к синхровходу первого триггера, выход которого подключен к входу первого логического условия блока микропрограммного управления, вход второго логического услоЬия которого подключен к выходу вто1439618

10

30

35 рого триггера, синхровход которого подключен к выходу переполнения первого счетчика, информационные входы первого и второго триггеров подключены к входу логической единицы устройства, третий выход генератора тактовых импульсов подключен к синхровходам регистров с первого по третий и к младшему разряду информационного входа демультиплексора, а также через первый формирователь импульсов— к первому управляющему входу первого блока памяти, вход начальной установки устройства подключен к входам начальной установки блока микропрограммного управления и генератора тактовых импульсов, В-й информационный вход группы устройства подключен к

B-му информационному входу первого мультиплексора, (В = 1,9), выход которого подключен к информационному входу первого блока памяти, первый управляющий вход которого соединен с выходом режима работы блока микропрограммного управления, адресный вход первого блока памяти соединен с адресным вхоДом первого мультиплексора и с выходом адреса элемента матрицы, выход первого блока памяти подключен к первому информационному входу второго мультиплексора, адресный вход которого подключен к выходу адреса второго операнда, выход второго мультиплексора подключен к информационному входу третьего регистра, выход умножителя подключен к входу пер вог î on ер анда сумматора, вход вт о" рого операнда которого подключен к выходу третьего мультиплексора, выход второго регистра подключен к старшим разрядам информационного входа демультиплексора, адресный вход которого подключен к выходу адреса записи результата блока микропрограммного управления, старшие разряды выходов с первого по третий демультиплексора подключены соответственно к информационным входам четвертого, пятого и шестого регистров, синхровходы которых подключены соответственно к младшему разряду первого, второго и третьего выходов демультиплексора, выходы регистров с четвертого по шестой подключены соответственно к информационным входам с первого по третий четвертого мультиплексора, выход которого подключен к информационному входу первого регистра, выходы второго и третьего счетчиков подключены соответственно к первому и второму входам первого блока формирования адреса, выход первого счетчика подключен к первому входу второго блока формирования адреса, второй вход и выход которого подключены соответственно к выходу номера компоненты вектора блока микропрограммного управления и к адресному входу второго блока памяти, первый и второй информационные входы третьего мультиплексора подключены соответственно к выходу второго регистра и к входу логического нуля устройства, выход второго блока памяти подключен к четвертому информационному входу четвертого мультиплексора, адресный вход которого подключен к первому выходу третьего блока формирования адреса, второй выход которого подключен к адресному входу третьего мультиплексора, четвертый и пятый выходы старших разрядов демультиплексора подключены соответственно к информационным входам третьего и четвертого блоков памяти, третий выход генератора тактовых импульсов подключен к первому входу четвертого блока формирования адреса и к первым информационным входам пятого и шестого мультиплексоров, выход первого формирователя импульсов подключен к вторым управляющим входам третьего и четвертого блоков памяти, второй выход генератора тактовых импульсов подклю-1ен к первому информационному входу седьмого мультиплексора„выходы пя гого и шестого блоков памяти подключены соответственно к второму и третьему информационным входам второго мультиплексора, первый выход четвегтого блока формирования адреса подключен к адресному входу шестого блока памяти, вход логического нуля устройства подключен к вторым информационным входам пятого, шестого и седьмого мультиплексоров, адресные входы пятого и седьмого мультиплексоров подключены соответственно к .полю задания периода синхроимпульсов второго счетчика выхода блока микропрограммного управления и к полю задания периода синхроимпульсов третьего счетчика выхода блока микропрограммного управления, выход шестого мультиплексора подключен к синхровходу блока микропрограммного управле!!ия Вь(уОц !! (реl! ОГ! не!4ия лтороГО счетчика подклю !ен к .!ретьему информационному Br .Оду седьмого мультиплексора и к первому информационному

5 входу восьмого мультиплексора, выход переполнения третьего счетчика подключен к первому входу элемента И и к второму информационному входу восьмого мультиплексора, выход которого подключен к первому входу элемента ИЛИ, второй вход и выход которого подключены соответственно к входу начальной установки устройства и к синхровходу третьего триггера, i5 адресный вход восьмого мультиплексора подключен к полю задания источника запуска выхода брака микропрограммного управления, информационный вход третьего триггера подключен к входу логической единицы устройства, поле задания режима управления выхода блока. ж!кропрограммного управления через второй формирователь импульсов подключено к входу установки в 0" треть- 25

его триггера, поле установки в "0" триггеров блока микропрограммного управления подклкиено к входам установки в "0" первого и второго триггеров, выход первого триггера подключен к входу установки в "0" первого счетчика, выход которого подключен к вто-, рому входу четвертого блока формирования адреса, третий, четвертый, пятый входы и второи выход которого подключены соответственно к входу угла поворота системы координат устройства, выходу третьего счетчика, полю установки в "0" триггера блока микропрограммного управления и к четвертому 4О входу третьего блока формирования адреса, первый, второй и третий входы которого подключены соответственно к полям адреса первого операнда, управления третьего мультиплексора, 45 признака модификации адреса первого операнда вьгходов блока микропрограммного управления, поле разрешения перехода к следующему значению "P" блока микропрограммного управления подключено к второму входу элемента И, выход которого подключен к счетному входу первого счетчика, через третий формирователь импульсов— к входу модификации статуса блоков памяти блока запоминания информации, выход седьмого мультиплексора подключен к счетному входу третьего счетчика и к синхронходу седьмого регист!

439618

2-4 ра, выход которого подключен к первому информац!!онному входу девятогo мультиплексора, второй информационный вход которого соединен с информационным входом седьмого регистра и подключен к выходу третьего счетчика, выход девятого мультиплексора подключен к адресному входу третьего блока памяти, первый управляющий вход которого соединен с адресным входом девятого мультиплексора и подключен к полю режима работы блока памяти выхода блока микропрограммного управления, выход пятого мультиплексора подключен к счетному входу второго счетчика и к синхровходам восьмого и девятого регистров, выход второго счетчика подключен к информационному входу восьмого регистра, первому информационному входу десятогО мультиплексора и к адресному входу пятого блока памяти, входы начальной установки второго и третьего счетчиков подклю-.

-чены к полю установки в "0" второго и третьего счетчиков блока микропрограммного управления, выход восьмого регистра подключен к информационному входу девятого регистра, выход которого подключен к второму информационному входу десятого мультиплексора, выход которого подключен к адресному входу четвертого блока памяти, первый управляющий вход которого соединен с адресным входом десятого мультиплексора и подключен к полю режима работы первого блока памяти блока микропрограммного управления, управ» ляющие входы первого, второго и третьего коммутаторов подключены к полю управления выдачи результатов в блок запоминания информации, выходы первого второго и третьего коммутаторов подключены соответственно к информационному входу, входу строба записи и входу адреса записи блока запоминания информации, входы строба чтения, адреса чтения и выход которого подключены соответственно к входам строба чтения информации и адреса считывания устройства и к информационному выходу устройства, вход начальной установки устройства подключен к входу начальной установки блока запоминания информации, четвертый выход генератора тактовых импульсов подключен к синхровходу счетного триггера, вход начальной установки и выход которого подключены соответственно к

25 1439б

Ъ входу начальной установки устройства и к третьему информационному входу пятого мультиплексора, выход которого подключен к третьему информацион5 ному вход пятого мультиплексора, выход которого подключен к третьему информационному входу шестого мультиплексора, синхровходам регистров с десятого по тринадцатый и адресным входам одиннадцатого и двенадцатого мультиплексоров„ выходы которых подключены соответственно к информационным входам первого и третьего коммутаторов, информационный вход второго 15 коммутатора подключен к четвертому выходу генератора тактовых импульсов, выход третьего блока памяти подключен к входу первого операнда второго сумматора и к входу уменьшаеиого вы- 2Q читателя, выход четвертого блока памяти подключен к входу второго операнда второго сумматора и к входу вычитаемого вычитателя, выход вычитателя, выход второго сумматора, пер- 25 вый и второй выходы первого блока формирования адреса подключены соответственно к информационным входам регистров с десятого по тринадцатый, выходы которых подключены соответст- 30 венно к первому и второму информационным входам одиннадцатого мультиплексора и .к первому и второму инфор мапионныи входам двенадцатого мультиплексора, поле задания режима управления блока микропрограммного управ=ления и выход третьего триггера поцключены соответственно к первому и второму адресныи входам шестого мультиплексора, причем блок запоминания 4О информации содержит группу блоков памяти, две группы иультигелексоров, группу коммутаторов,- группу элементов 2И-ИЛИ, группу схем сравнения, группу регистров, группу элементов

ИЛИ, дешифратор, счетчик, три формирователя импульсов, причем информационные входы блоков памяти группы подключены к инфориационному входу ,блока, вход .модификации статуса бло- 5g ков памяти блока подключен к счетному входу счетчика через первый формирователь импульсов блока к синхровходам регистров группы, старшие разряды входа адреса чтения блока подключены к первым входам схем сравнения

1я 26 группы, выход счетчика по модулю подключен к входу дешифратора, И-й о выход которого подключен к первому входу М-го и к второму входу g(M+1)

mod (И + 1)) -ro элементов ИЛИ группы, М = 1, М +1, к первому управляющему входу И-го блока памяти группы, адресному входу M-го мультиплексора первой группы, управляющему входу М-го коммутатора группы, первому входу первой группы входов М-ro элемента 2И-ИЛИ группы, адр ес ному входу М-ro мультиплексора второй группы, выход которого подключен к информационному входу И-гЬ регистра группы, выход которого подключен к первому инйормационному входу (М+1) той (в, е 1))-то итлвтиллексора второй группы, второму информационному входу ((М+1) mod (М +1Ц -го мультиплексора второй группы, второму входу

М-й схемы сравнения группы, выход которой подключен к первому входу второй группы входов M-ro элемента

2И-ИЛИ, выход которого подключен к второму управляющему входу М-rо блока памяти, группы, выход М-го элемента ИЛИ группы подключен к входу выборки М-го регистра группы, вход начальной установки блока подключен к входаи начальной установки разрядов регистров группы и счетчика по модулю М + 1 в соответствии с требуемым начальным состоянием, вход стро= ба чтения блока через второй формирователь импульсов блока подключен к вторым входам второй группы входов элементов 2И-ИЛИ, вход страба записи блока через третий формирователь импульсов блока подключен к вторьи входам первой группы входов элементов 2И-ИЛИ, вход адреса записи блока подключен к первым информационным входам мультиплексоров первой группы.

1 торые информационные входы мульти- плексоров первой группы подключены к младшим разрядам входа адреса чтения блока, выход М-ro мультиплексора первои группы подключен к адресному входу М-го блока памяти группы, выход которого подключен к информацион ному входу М-го коммутатора, выход которого подключен к информационному выходу блока.

1439618

Кодировка

Поле

0 - чтение

1 — запись

МодиФикация адреса

Проверка логических условий (ЛУ) ПрЛУ

Адрес перехода (АП) 18.1 Режим работы БП-24

18,2 Адрес элемента матрицы А

18,3 Адрес первого операнда (без модификации) 18.4 Адрес второго операйда

18 .5 Адрес записи результата

18.6 Режим работы БП 20

18.7 Режим работы БП 19

18.8 Управление мультиплексором 12 (без модификации) 18.9 Управление выдачей результатов в БЗИ 25

00 — ЛУЛЕΠ— выбир а ет ся сл едующая МК

01 - JIY=-1 — выбирается МК, адрес которой задан в адрес перехода

10 - проверка ЛУ А с триггера 43

11 - проверка ЛУК с триггера 44

Код АП

0 - чтение, 1 запись

Код адреса (0-8) 00 — БП-23

01 - регистр 36

10 - регистр 37

11 — регистр 38

00 — БП 24

01 - БП 22

10- БП 21

000 - регистр 36

001 — регистр 37

010 - регистр 38

011 - БП 19

100 — БП 20

0 - на выходе мультиплексора 12 нулевой код, 1 — содержимое регистра 35

1 - выдача запрещена

0 — разрешена

Точки подключения

Внутреннее поле

1-й управлякиций вход БП 24

Адреснйе входы

БП-24 и мультиплексора 10

1-й вход БФА 17

Адресный вход мультиплексора 8

Адресный вход демультиплексора

1-й управлякиций

БП 20, адресный вход мультиплексора 4.

1-й управляющий вход БП 19, адресный вход мультиплексора 3

2-й вход БФА 17

Управляющие входы коммутаторов

52-54

3О

Продолжение таблицы

1439618

0 - управление от БИУ

1 — управление аппаратное

18. 10. Задание режима управления

18.11 Задание цериода синхроим- 00 — на счетном входе пульсов счетчика 41 счетчика 41 логический ноль

Адресный вход мультиплексора 2

10— п ер епоп и ения сч етчика 40

Адресный вход мультиплексора 1

18. 13 Установка в ноль счетчиков 40 и 41

0 — пассивный

1 — активный

Установочные входы счетчиков

40 и 41

Установочные входы триггеров

43 и 44

18.14 Установка в ноль триггеров 43 и 44

18. 15 Разрешение перехода к следующему значению "P""

0 — перехоц запрещен

1 - разрешен

Вход элемента

И 46

18.16 Номер компоненты вектора и

00 пР, 01-пГ,, Р< э

10-и

1-й вход БФА 16

18.17 Установка в ноль триггера 89

0 — пассивный

1 — активный уровень

Вход формирователя 90 БФА 14:

3-й вход БФА 17

18.18 Признак модификации адреса первого операнда

0 — адрес не модифицируется

1 — адрес модифицируется

Адресный вход мультиплексора 5

ЛУА = 0 — не готово

ЛУА = 1 — готово

С выхода триггера 43

Логическое условие готовности текущих значений на входе 61

ЛУА, вход

18.12 Задание периода синхроимпульсов счетчика 40

18.19 Задание источника запуска БМУ 18 на счетном входе счетчика 41 синхроимп,ульсы Т на счетном входе счетчика 41 сигнал

00 - на счетном входе счетчика 40 логический ноль

01 — на счетном входе Т э

10 - на счетном входе сигнал с триггера 25

0 — сигнал переполнения счетчика 40

1 - сигнал переполнения счетчика 41

Вход элемента 56, 1-й управлякщий вход мультиплексора б

1439618

32

Продолжение таблицы

ЛУК Логическое условие окон- ЛУК = 0 — расчет нродолвход чания расчета для жается всех P ЛУК = — расчет окончен, счетчик 42 устанавливается в ноль

С выхода триггера 44

1439б18

СФР сФф д 1

И/-: ИУ

1439618

1439618

Составитель 3. Шершнева

Редактор Л. Гратилло Техред М.Ходанич

Корректор В, Романенко

Заказ 6080/50

Тираж 704 Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская йаб., д. 4/5

Проиэводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4