Матричный накопитель для постоянного запоминающего устройства

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (%1 4 С 11 С 17/00, 1/34

ОПИСАНИЕ И3ОБРЕ!ЕНИ

К АВТОРСН0МУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЦЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 2596715/18-24 (22) 31 .03. 78 (46) 15.12.88. Бюл. № 46 (72) Л. Г. Лихацкий, А. Т. Яковлев и Н.А. Куварзин (53) 68! .327.27 (088.8) (56) Электроника, 1977, ¹ 19, с. 18-1 9.

ТИИЭР. Пер. с англ. 1976, № 7, с. 20-44.

IEEE. Trans. on Electronic Devices v. ED-24, 1977, № 5.

Патент США ¹ 3914855, кл.29-571. ! 975. (54)(57) 1, МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ

ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий полупроводниковую подложку, на поверхности которой расположен диэлектрический слой, на поверхности которого расположены взаимно пересекающиеся и изолированные одна от другой числовые и разрядные

Изобретение относится к вычислительной технике и может быть использовано при изготовлении интегральных запоминающих устройств.

Известен матричный накопитель, в котором единичный элемент памяти формируется на пересечении двух проводящих шин, изолированных друг от друга, Матричный накопитель содержит низкоомную полупроводниковую подложку, полупроводниковый слой того же типа проводимости с низкой концентрацией примеси, параллельные диффузионные проводящие шины другоБК„1444891 А1 шины,отличающийс.ятем, что, с целью повышения степени интег— рации накопителя, он содержит области диэлектрика и расположенные на поверхности полупроводниковой подложки в диэлектрическом слое под соответствующими .пересечениями числовых и разрядных шин области полупроводника, на соответствующих участках поверхности которых размещены с зазором области диэлектрика, на поверхностикоторых расположены соответствующие числовые шины, а на поверхности областей полупроводника в зазоре расположены соответствующие разрядные шины.

2. Накопитель по и. 1, о т л и— ч а ю шийся тем, что область диэлектрика выполнена двухслойной, например, из двуокиси кремния толщи- С ной 1,5-2,5 нм и нитрида кремния толщиной 50-100 нм.

ro типа проводимости. В этих шинах (" О на одинаковом расстоянии друг от Ж друга имеются отверстия, в которых на некотором расстоянии от края диффузионных шин располагаются низкоомные области того же типа проводимости, что и подложка. Другие параллельные проводящие шины располагаются перпендикулярно диффузионным, пересекают их в месте отверстия над низкоомными областями и лежат на диэлектрическом покрытии, которое над низколегированной областью имеет толщину 0,05-0,15 мкм.

Высоколегированная подложка служит общей стоковой областью для всех

144489 1 приборов. Расположенные параллельно диффузионные шины являются общей затворной областью, используемой как разрядные шины. Другие проводящие шины, пересекающие диффузионные являются числовыми шинами. В месте пересечения этих шин и тонкого диэлектрика образуется емкость хранения динамической ячейки памяти,при этом низкоомная областв» является истоком ячейки памяти.

Недостатком такого матричного накопителя является то, что хотя размеры ячейки определяются площадью 15 пересечения числовой и разрядной шин, но при этом требуется дополнительная площадь для создания истоковой области, лежащей внутри диффузионной шины. 20

Наиболее близким к предлагаемому является матричный накопитель постоянного запоминающего устройства, содержащий полупроводниковую подложку,первые проводящие слои, являющиеся стоками и истоками МДП-транзисторов, над которыми расположено диэлектрическое покрытие с локальными областями тонкого диэлектрика между стоковыми и истоковыми областями. Вто- 30 рые проводящие слои располагаются перпендикулярно первым, лежат над областями тонкого диэлектрика, образуя в этом месте затвор МДП-транзистора, и могут иметь отверстие над„этими областями, не образуя затвора МДП-транзистора.

Поскольку требуется создание межсоединений между стоковыми, истоков%ми и затворными областями, площадь 40 ячейки данного матричного накопителя зьИчителъно велика.

Целью изобретения является повышение степени интеграции матричного накопителя ПЗУ.

Поставленная цель достигается тем, что в матричный накопитель для ПЗУ, содержащий полупроводниковую подложку, на поверхности которой распол9жен диэлектрический слой, на поверхности которого расположены взаим-. но пересекающиеся и изолированные друг от друга числовые и разрядные шины, введены области диэлектрика и расположенные на поверхности полупровоцниковой подложки в диэлектрическом слое вод соответствующими пересечениями «нс.нов .:. н разрядных шин области понун р;в . пик», на соответствующих участках поверхности которых размещены с зазором области диэлектрика, на поверхности которых расположены соответствующие числовые шины, а на поверхности областей полупроводника в зазоре расположены соответствующие разрядные шины.

Кроме того, для обеспечения многократной записи информации, область диэлектрика выполнена двухслойной, например, из двуокиси кремния толщиной 1,5-2,5 нм и нитрида кремния толщиной 50-100 нм.

На фиг. 1 показана конструкция матричного накопителя; на фиг. 2— разрез А-А на фиг. 1; на фиг. 3 конструкция перепрограммируемой ячейки памяти, на фиг ° 4 — электрическая схема.

Матричный накопитель содержит низкоомную полупроводниковую подложку 1 (общий сток всех транзисторов), диэлектрический слой 2, низколегированные области полупроводника 3 (области каналов транзисторов), об- ласти диэлектрика 4, числовые шины

5, изолированные диэлектриком 6 от разрядных шин 7 и соединенные в области 8 (сток отдельного транзистора) с полупроводниковыми областями 3 или лежащие в области 9 на диэлектрическом слое 2.

Элемент памяти образуется в месте пересечения числовых 5 и разрядных 7 шин. Для обеспечения многократйой записи информации область диэлектрика выполнена двухслойной (4а, 4б, фиг.2)

Пример. Матричный накопитель содержит кремниевую подложку с объемным сопротивлением 0,01 Ом см толщиной 250 мкм, диэлектрический слой из Si0< толщиной 1,5 мкм, области Si полупроводника с объемным сопротивлением 100 Ом.см толщиной 1,5 мкм, числовые и разрядные шины в виде полос из поли-Si толщиной 0,5 мкм с поверхностным сопротивлением 30 OM/см, изолированные друг от друга слоем Si0 толщиной 0,2 мкм, области диэлектрика из $10 толщиной 0,1 мкм.

Считывание информации осуществляется подачей потенциала на числовую шину (фиг. 4). В зависимости от этого потенциала на усплпте п считывания поступает н;I,I p>eke нпе, соответствующее "0" нли "1".:!ля вы1444891 l5 ах > R > R

R max ш

Ró 10R ю . ах-, m = 10

1 0 R

35 где m — число ячеек на шине, т.е. когда на шине 7 все ячейки "1", за исключением одной "О"-ячейки, для исключения ложного считывания 40

"1" при считывании "О"-ячейки необходимо ограничивать максимальное бора ячейки памяти одновременно на шины 5 и 7 подают напряжение. Невыбранная ячейка памяти, соответствующая состоянию "1", имеет максимальное сопротивление, соответствующее условию полного объединения канала транзистора (около 10 Ом),Для

9 этого на шине 3 поддерживают нулевое напряжение. Сопротивление же 10 ячейки памяти, соответствующей состоянию "0", значительно больше вне зависимости от напряжения на шине

5, так как это сопротивление слоя окисла толщиной около 1,5 мкм.

При считывании "1" на шину 5 подается .напряжение 58, переводящее слой кремния под этой шиной в режим обогащения и уменьшения сопротивления этого слоя до 10 Ом. При этом 20 нагрузка должна иметь сопротивление

1 в 5-10 раз больше, чтобы на образовавшемся делителе нагрузочное сопротивление — QTKpbITbIH транзистор обрабатывался уровень напряжения, соответствующий 1". Условие помехозащищенности такой матрицы можно выразить следующим неравенством: число ячеек на шине 7. В наш1 случае m g 10», При обеспе-:енин многокра-ной записи информация хранится в виде заряда на границе раздела двух диэлектрических слоев.

Запись информации в выбранную ячейку осуществляют,. подавая на шину 5 пороговое напряжение записи (около 158), а на шину 7 — нулевое напряжение. Для того, чтобы не было записи во все другие ячейки шины 5, на все другие шины 7 подается напряжение около 5А, которое уменьшает разность потенциалов между затворной шиной и подложкой. При этом осуществляется зарядка границы раздела диэлектриков таким количеством заряда. чтобы она соответствовала напряжению около 58.

При считывании к шинам 5 прикладывают нулевое напряжение, которое переводит ячейки с незаряженным диэлектриком в состояние с максимальным сопротивлением, а ячейки с заряженным диэлектриком в состояние с минимальным сопротивлением. На все ос— тальные шины 5 подается напряжение 8

Матричный накопитель позволяет создать ПЗУ с размерами запоминающего элемента не более 10x l 0 мкм, с временем выборки не более 10 нс и низкой мощностью потребления. Такое высокое быстродействие получается благод".ðÿ более высокой подвижности, получаемой в конфигурации с перпендикулярным током, где носители перемещаются в массе кремния, а не вдоль поверхности, как в стандартных

ИОП вЂ прибор. ,4- /

144489!

Составитель Н. Куварзин

Техред М.Дидык Корректор О. Кравцова

Редактор И. Рыбченко

Заказ 706 Тираж 558 Подписное

ВЯКИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101