Устройство для контроля цифровых интегральных микросхем

 

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля цифровых микросхем. Цель изобретения - расширение функциональных возможностей устройства за счет контроля интегральных микросхем с различным расположением выводов питания и элементов памяти, не содержащих цепи предустановки. Устройство содержит наборное поле 1, генератор 2, коммутатор 3 выводов, дешифратор 4, коммутатор 5 адреса, регистр 6 кода выводов питания, блок 7 проверки на четность, счетчик 8 адреса, дешифратор 9 выводов питания, регистр 10 входов-выходов, блок 11 постоянной памяти, коммутатор 12 выводов питания, блок 13 распределения синхроимпульсов, блок 14 сравнения, триггер 15 результата, многоконтактный зонд 16, индикатор 17, регистр маски 18, элемент ИЛИ 19, интегрирующую RC - цепочку 20, элемент И 21. Положительный эффект достигается за счет введения средств идентификации типа микросхемы, цепей сброса регистра выводов питания, а также введения RC - цепочки и элемента И. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК ((9) (11) А2

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТРРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ . ПРИ ГННТ СССР

1 (6,1) 1354142 (21) 4274977/24-24 (22) 07.04.87 (46) 15,08.89. Бюл. ¹ 30 (71) Ульяновский политехйический институт (72) И.В.Соловьев и О.В.Кольченко (53) 68 1.3 (088.8) (56) Авторское свидетельство СССР

Ф 1354142, кл. G 01 R 31/28, 1980. (51) 4 G 06 F 11/00 G 01 R 31/28

2 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ

ИНТЕГРАЛЬНЫХ МИКРОСХЕМ (57) Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля цифровых микросхем. Цель изобретения — расширение функциональных возможностей устройства за счет контроля интегральных микросхем с различным расположением выводов питания и

3 150 элементов памяти, не содержащих цепи предустановки. Устройство содержит наборное поле 1, генератор 2, коммутатор 3 выводов, дешифратор 4, коммутатор 5 адреса, регистр 6 кода выводов питания, блок 7 проверки на четность, счетчик 8 адреса, дешифратор 9 выводов питания, регистр 10 входов-выходов, блок 11 постоянной памяти, коммутатор 12 выводов питания, блок 13 распределения синхроим1062

10 пульсов, блок 14 сравнения, триггер

15 результата, многоконтактный зонд

16, индикатор 17, регистр 18 маски, элемент HJIH 19, интегрирующую RC-цепочку 20, элемент И 21. Положительный эффект достигается за счет введения средств идентификации типа микросхемы, цепей сброса регистра выводов питания, а также введения

RC-цепочки и элемента И. 1 з.п.ф-лы, 3 ил.

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля цифровых микросхем.

Цель изобретения — расширение функциональных возможностей устройства за счет контроля интегральных микросхем с различным расположением

25 выводов питания и элементов памяти, не содержащих цепи предустановки.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 схема блока распределения синхронизирующих импульсов; на фиг. 3 — раз30 мещение информации в блоке памяти.

Устройство для контроля цифровых интегральных микросхем содержит наборное поле 1, генератор 2 тактовых импульсов, коммутатор 3 выводов, де- 35 шифратор 4 типа интегральной микросхемы, коммутатор 5 адреса, регистр

6 выводов питания, блок 7 проверки на четность, счетчик 8 адреса, дешифратор кода выводов питания 9, ре- 40 гистр 10 входов-выходов, блок 11 постоянной памяти, коммутатор 12 выводов питания, блок 13 распределения синхронизирующих импульсов, блок

14 сравнения, триггер 15 результата, 45 многоканальный зонд 16, индикатор

17, регистр 18 маски, элемент ИЛИ

19, интегрирующую RC-цепочку 20 и элемент 21 И..

Блок 13 распределения синхрониэирующих,импульсов состоит из счетчиков 22 и 23, одновибратора 24, элемента И-НЕ 25, дешифратора 26, элемента И 27-3 1, элемента НЕ 32, триггеров 33 и .34 и элемента И 35.

Блок 11 постоянной памяти (фиг. 3) в каждом слове первой части содержит биты 1-12 - адрес начала теста минус один; бит 13 — признак типа микросхемы ("1" — микросхема последовательностного типа беэ входов предустановки; "0" — иначе); биты 14-16— код выводов питания; во второй части первое слово (нечетное количество единиц) указывает на расположение входов-выходов контролируемой микросхемы ("0" — вход, " 1" — выход); второе слово (нечетное количество единиц) — маска (" 1" — вывод микросхемы, на которой запрещена подача логического сигнала); третье и другие слова - собственно тест на данную микросхему; последнее слово — признак конца (нечетное количество единиц) .

Устройство работает следующим образом.

При подключении устройства к питанию короткий импульс "0" с RC-цепочки через элемент И 21 поступает на R-вход блока 6 и сбрасывает его в нулевое состояние — "Нет питания .

Определенной комбинацией кнопок сигнал с первого выхода наборного поля

1, сопровождаемый сигналом С1 с второго выхода наборного поля 1, равным

"0" и устанавливающим в единичное состояние триггер 15 результата и первый счетчик 22 блока 13 распределения синхронизирующих импульсов, через дешифратор 4 кода типа микросхемы и коммутатор 5 адреса поступает на вход блока 11 постоянной памяти. По окончании сигнала С1 мпадшие

12 битов с выхода блока 11 памяти записываются в счетчик 8 адреса, бит

13 — в триггер 33 блока 13, а старшие три бита, код выводов питания, в регистр 6 выводов питания. С третьего выхода наборного поля 1 поступает короткий сигнал "0", сбрасывающий счетчики 22 и 23 и триггер 34 блока

1501062

13 распределения синхронизирующих импульсов, после чего открывается элемент 25 И-HF. сигнал "О" с вы— хода которого запускает генератор

2 тактовых импульсов, Если в триггер

33 блока 13 записан "0 ", то триг— гер 34 блока 13 возвращается в единичное состояние. Под управлением сигналов, поступающих с выхода регистра 6 через дешифратор 9, срабатывает коммутатор 12 выводов питания и первая часть коммутатора 3 выводов.

Контролируемая микросхема запитывается. Сигналом с выхода дешифратора 26 блока 13 инкрементируется содержимое счетчика 8 адреса, с выхода которого сигналы адреса теста поступают через коммутатор 5 адреса на адресные входы блока 11 памяти, с выхода которого считывается первое слово теста (расположение входов-выходов), содержащее нечетное количество единиц, о чем свидетельствует сигнал ЧЕТ, равный

"1". Сигналом с второго выхода дешифратора 26 блока 13 открывается элемент И 27, выходной сигнал которого устанавливает состояние счетчика

2?, равное 01< (один). Сигнал с третьего выхода дешифратора 26 проходит через элемент И 28 на выход ЗпИ блока 13, по переднему фронту которого в регистр 10 входов-выходов записывается слово, соответствующее расположению входов-выходов контролируемой микросхемы. Сигнал с четвертого выхода дешифратора 26 блока 13 поступает на элемент 29, закрытый сигналом

ЧЕТ=1. Цикл работы счетчика 23 продолжается, Сигналом с первого выхода дешифратора 26 блока 13 осуществляет. ся инкремент счетчика 8 адреса. Сигналы на выходе блока 11 памяти соответствуют второму слову с нечетным количеством единиц. Сигнал ЧЕТ на выходе блока 7 проверки на четность равен " 1 . C»r Hàë с второго выхода дешифратора 26 открывает элемент И 27, с выхода которого единичный сигнал устанавливает счетчик 22 блока

13 в состояние 10 (два) . Сигнал с третьего выхода дешифратора 26 проходит через элемент И 31, записывает с иг налы с выхода блока 1 1 памяти, соответствующие накладываемой маске, в регистр 18 маски, выходные сигналы которого переключают вторую группу коммутатора 3 выводов, и запускает одновибратор 24 блока 13 на время., поступает на элемент И 35 и, если триггер 34 находится в единичном состоянии, то записывается результат поразрядного сравнения, кроме разрядов, 35 соответствующих единичному значению регистра маски, с выхода блока 14 сравнения в триггер 15 результата.

Если триггер 34 сброшен, в триггер

33 записана "1", то сигнал с выхода

40 триггера 34 запирает элемент И 35 и появление сигнала на четвертом выходе дешифратора 26 не вызывает записи поразрядного сравнения в триггер 15 результата. По окончании сигнала с четвертого выхода дешифратора 26 через элемент И 29 поступает на синхровход триггера 34 и записывает сигнал

"1" с D-входа на выход. В следующем цикле сигнал с выхода 4 дешифратора

26 через элементы И 29 и 35 записывает результат поразрядного сравнения в триггер 15 результата. Данный цикл необходим для записи в контролируемую микросхему исходной информации, которая сравнивается с эталонной в

55 следующем цикле.

Если в триггер 15 результата запи сан "О", т.е, обнаружена ошибка, при этом ОШ=О, то закрывается элемент

30 достаточное для переключения коммутатора 3 выводов. Сигнал с четвертого выхода дешифратора 26 блока 13 поступает на элемент И 29, закрытый сигналом ЧЕТ=1. Цикл работы счетчика

23 продолжается. Сигналом с первого выхода дешифратора 26 блока 13 осуществляется инкремент счетчика 8 адреса и сигналы на выходе блока 11 памяти, соответствующие третьему слову теста с четным количеством единиц, разряды которого, соответствующие входам контролируемой микросхемы, есть сигналы входного воздействия,через коммутатор 3 выводов поступают на входы контролируемой микросхемы и на вторые входы блока 14 сравнения, а выходные разряды, ожидаемая реакция контролируемой микросхемы на вторые входы блока 14 сравнения. Входные и реальные выходные сигналы с выводов контролируемой микросхемы поступают на соответствующие первые входы блока 14 сравнения. Сигналы со второго и третьего выходов дешифратора 26 не проходят через элементы И 27, 28 и 31, которые закрыты сигналом ЧЕТ, равным "0". Сигнал с четвертого выхода дешифратора 26 через элемент И 29

1501062

И-HF 25 блока 13, единичный сигнал с выхода которого блокирует генератор 2 тактовых импульсов, а индикатор 17 высвечивает позицию дефектного 5 вывода. Регистр 6 выводов питания сигналом ОШ=О через элемент И 21 сбрасывается, контролируемая микросхема отключается от источника питания. Процесс контроля завершен. В противном случае приведенный цикл повторяется до считывания блоком 11 памяти третьего нечетного слова— признака конца теста, после чего состояние счетчика 22 блока 13 станет 11 (три) и единичный сигнал с выхода элемента 30 И блокирует че- ° рез элементы НЕ 32 и И-НЕ 25 работу генератора 2 тактовых импульсов, с выхода элемента И 30 сигнал КОН=1 20 поступает на второй вход индикатора

17, который высвечивает положительный результат контроля микросхемы, а инверсный сигнал КОН с выхода элемента НЕ 32 через элемент И 21 сбрасывает регистр 6 выводов питания в состояние "Питания нет". Контролируемая микросхема отключается от источника питания, Устройство готово к дальнейшей работе.

Повторный запуск устройства осуществляется нажатием кнопок наборного поля 1.

Формула изобретения

1. Устройство для контроля цифровых интегральных микросхем по авт. св. 91354142, отличающее— с я тем что с 8е<>> Расширения 40 функциональных возможностей устройства за счет контроля интегральных микросхем с различным расположением выводов питания и элементов памяти, не содержащих цепи предустановки, в 45 него введены элемент И и интегрирующая RC-цепочка, причем выход блока постоянной памяти соединен с шестым входом блока распределения синхронизирующих импульсов, первый вход элемента И подключен через интегрирую50 щую RC-цепочку к шине питания, второй вход элемента И соединен с седьмым выходом блока распределения синхронизирующих импульсов, выход триггера результата соединен с третьим входом элемента И, выход которого соединен с входом установки в ноль регистра кода выводов питания.

2, Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок распределения синхронизирующих импульсов содержит дешифратор, два счетчика, шесть элементов И, одновибратор, элемент НГ, элемент И-НЕ, два триг— гера, причем первый вход блока соединен с тактовым входом первого триггера и входом установки "1" разрядов первого счетчика, первый разрядный выход которого соединен с первыми входами первого и второго элементов

И, второй разрядный выход первого счетчика соединен с вторым входом первого элемента И и первым входом третьего элемента И, входы установки в "0 первого и второго счетчиков и второго триггера объединены и подключены к второму входу блока, третий вход которого соединен с тактовым входом второго счетчика, выходы разрядов которого соединены с входами дешифратора, первый выход которого соединен с первым входом четвертого элемента И, выход которого соединен с тактовым входом первого счетчика, четвертый вход блока соединен с первым входом элемента И-НЕ, второй вход которого соединен с выходом одновибратора, выход первого элемента И соединен с входом элемента НЕ и является первым выходом блока, второй выход которого подключен к выходу второго элемента И, второй вход которого объединен с вторым входом

1 третьего элемента И и подключен к второму выходу дешифратора, третий выход которого соединен с входом пя— того элемента И, инверсный вход которого объединен с третьими входами второго и третьего элементов И, вторым входом четвертого элемента И и подключен к пятому входу блока, шестой вход которого соединен с информационным входом первого триггера, выход которого соединен с информационным входом и входом установки в "1" второго триггера, вход синхронизации которого соединен с первым входом шестого элемента И и подключен к выходу пятого элемента И, выход элемента И-НЕ является третьим выходом блока, четвертый выход которого подключен к четвертому выходу дешифратора, выход второго триггера соединен с вторым входом шестого элемента И, выход которого является пятым выходом блока,,шестой выход которого подключен к входу одновибратора и выходу третьего элемента И, выход элемента

HE соединен с третьим входом элемен1501062 10 та И-HE и является седьмым выходом .блока.

Уиа2

1501062

Дд 7654321

Проиваное @ с

0ОО

00f

002

0003

1 г г ф

1557И7

1ШИ1

1О7И5

Рпспопвк. д/д

1 /ОСЕГО

Раслолож. д/д

Иаска

Располож. д/Р

Ипскц

Конеи

Фиг.З

Редактор Л,Пчолинская

Заказ 4869/45 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5 ч

Ужгород, ул. Гагарина, 101

Производственно-издательский комбинат "Патент", t77 г00

20f гвг гол

zo

206

ЗР7

2t0

2tt

2f2

2f4 г75

216

217

z2o

z2f

0 t t 1000001111111

ОО10000а 0000101

101/ ОО ОО1 ООО /ОО! кеО. так аОрес теста- / дб16. 3ЩС

num. б

1 t 1001 Т110010001

0O0а t 00ОООО0000О

1fO f 1111f 1fo f 71

1 10 f 1 0 1 1 0 1 1 1 1 1 10

10010110OO t OOOO

00 7 111001001100 7

111010 1010101010

tft00O0OOOOOO0OO

17! 10 f 0011010110

111010f101107007

01110111110010 00

1fÎQOft007000000

00QtOQ00t0f00Qt0

00011а П 0101 00110

00 t 0000 f 00100010

O0fOf00t0010OftO

0 11 11111111 1 1111

Составитель И.Иваныкин

Техред M.Дидык Корректор Т.Палий