Асинхронный последовательный регистр на кмдп-транзисторах

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения асинхронных устройств приема и передачи информации, каждая последовательность которой сопровождается стартовым и стоповым (одним или двумя) битами. Целью изобретения является упрощение регистра. Для этого в каждую ячейку памяти, состоящую из элемента И-НЕ и логического элемента, введен элемент связи, выполненный на резисторе. Для согласования регистра с источником информации он содержит семь элементов И-ИЛИ-НЕ, образующих два трехстабильных триггера. 1 ил.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

IlPH ГКНТ СССР

1 (21) 4274175/24-24 (22) 01.07 ° 87 (46) 15.08.89. Бюл. К 30 (7 1) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) В.И.Варшавский, Н.А.Голдин, А.Ю.Кондратьев и Б.С.Цирлин (53) 68 1.325 (088.8) (56) Авторское свидетельство СССР

У 661606, кл. G 11 С 19/00, 1973.

Авторское свидетельство СССР

N - 1251182, кл. G 11 С 19/00, 1986. (54) АСИНХРОННЫЙ ПОСЛЕДОВАТЕЛЬНЫЙ

РЕГИСТР НА ЩЦП-ТРАНЗИСТОРАХ .(57) Изобретение относится к автомаИзобретение относится к автоматике и вычислительной технике и может быть использовано для построения асинхронных устройств приема и передачи информации.

Цель изобретения — упрощение регистра.

На чертеже представлена схема регистра.

Регистр выполнен на ИДП-транзисторах и содержит ячейки 1 памяти, каждая из которых состоит из трех симметричных цепочек 2, в состав каж- дой из которых входят элемент И-НЕ 3, логический элемент 4, состоящий иэ первого и второго транзисторов и-типа 5, 6 и первого и второго транзисторов р-типа 7, 8>и элемент 9 связи, выполненный на резисторе, группу из четырех элементов И-НЕ 10-13 и семь элементов И-ИЛИ-НЕ 14-20. На

80. 15011Щ А1

2 тике и вычислительной технике и может быть использовано для построения асинхронных устройств приема и передачи информации, каждая последовательность которой сопровождается стартовым и стоповым (одним или двумя) битами. Целью изобретения является упрощение регистра. Для этого в каждую ячейку памяти, состоящую из элемента И-НЕ и логического элемента, введен элемент связи, выполненный на резисторе. Для согласования регистра с источником информации он содержит семь элементов И-ИЛИ-НЕ, образующих два трехстабильных триггера. 1 ил. чертеже показаны также управляющий вход 21 записи, прямой 22 и инверсный 23 информационные выходы, уп-. равляющий выход 24 считывания, прямой 25 и инверсный 26 информационные входы регистра.

Значение сопротивления резистора

9 должно быть не менее 3,7r, где r— сопротивление канала открытого К3ЩПтранзистора. Ограничение сверху накладывается требованиями к быстродействию регистра.

Асинхронный последовательный регистр работает следующим образом.

Наборы значений на входах 25 и 26 регистра соответствуют: 00 — информация на входах отсутствует, 01 передача единицы, 10 - передача нуля, набор 11 - запрещен. Наборы значений на выходах 22, 23 регистра со.ответствуют: 11 — отсутствие инфор1168 4

3 150 мации, 01 — передача нуля, 10 — передача единицы, набор 00 в процессе работы регистра не возникает. Состояния ячейки 1 памяти (значения на выходах элементов 3 ее цепочек 2) соответствуют: 110 — в ячейке записан ноль, 011 — в ячейке записана единица, 101 — значение разряда кода, записанного в ячейку, совпадает со значением предыдущего разряда, т.е. в ячейку записана метка, и 111 — информация в ячейке стерта.

Другие состояния ячейки 1 памяти в процессе работы регистра не возникают из-за перекрестных связей между элементами 3 ее цепочек 2.

Приведенное кодирование состояний ячейки 1 памяти означает, что первые и третьи цепочки 2 ячеек 1 памяти регистра образуют каналы, за которыми закреплены соответственно единичное и нулевое значение разрядов сдвигаемого кода, а вторые цепочки 2 этих ячеек 1 памяти — канал для передачи. меток. Таким образом, если соседние разряды сдвигаемого кода имеют различное значение, то соответственно продвигаются по первому и третьему каналам, если же одинаковое значение, то по первому (третьему) и второму каналам. Этим обеспечивается продвижение соседних разрядов сдвигаемого кода вплотную ,друг за другом, тогда как в каждом из каналов между соседними порциями информации образуется интервал не менее, чем в одну ячейку памяти.

Если на выходе элемента 3 цепочки 2

i-й ячейки памяти 1 имеется "1", то в элементе 4 этой цепочки 2 транзистор 5 открыт, а транзистор 7 закрыт и, если при этом на второй вход этого элемента 4 поступает значение

"0". с выхода элемента 3 соответствующей цепочки 2 (i-1)-й ячейки 1 памяти, то закрыт и его транзистор 6 и потенциал на первом входе элемента 3 этой цепочки 2 определяется значением на выходе элемента 3 соответствующей цепочки 2 (i+1)-й ячейки 1 памяти, т.е. если " 1" переписалась из цепочки 2 i-й ячейки

1 памяти в цепочку 2 (i+1)-й ячейки 1 памяти, то в цепочку 2 i-й ячейки 1 памяти может быть записан

"0". Аналогично, если "0" переписан из цепочки 2 i-й ячейки .1 памяти в цепочку 2 (х+1)-й ячейки 1 па!

О

50 мяти, то в цепочку 2 i-й ячейки 1 памяти может быть записана " 1".

Распределение информации по каналам обеспечивают два трехстабильных триггера, образованные элементами 17, 18, 19 и 14, 15, 16, состояния которых соответствуют: 100 и 011 — единица, 001 и 110 — ноль, 010 и 101 — метка. При наборе 00 на входах 25, 26 регистра запись в триггер на элементах 14, 15, 16 блокируется, а в триггер на элементах 17, 18, 19 переписывается информация из триггера на элементах 14, 15., 16, после чего на выходе элемента 20, т.е. на управляющем выходе записи 24 регистра устанавливается значение

"1". После этого на входах 25, 26 может установиться информационный набор, соответствующий единице или нулю. При этом, если на входах 25 и 26 устанавливается единичный набор, а в триггере из элементов 17, .18, 19 записан нуль или метка, то в триггер из элементов 14, 15, 16 записывается единица„ если же в триггере из элементов 17, 18, 19 записана еди.ница, то в триггер из элементов 14, 15, 16 записывается метка. При нулевом наборе на входах 25, 26 в триггер из элементов 14, 15, 16 записывается нуль, если в триггере из элементов 17 18, 19 записана единица или метка и в триггер из элементов

14, 15, 16 записывается метка, если в триггере из элементов 17, 18, 19 записан нуль. Необходимым условием записи информации в триггер из элементов 14, 15, 16 является перепись ранее хранимой в нем информации в первую ячейку 1 памяти, а именно совпадение значений на выходах элементов 4 цепочек 2 второй ячейки 1 памяти и элементов 17, 18, 19. По завершении записи информации в триггер из элементов 14, 15, 16, на выходе элемента 20, т. е. управляющем выходе записи 24 регистра, устанавливается значение "0", после чего информация с входов 25, 26 регистра может быть снята и т.д.

Для преобразования информации, записанной в ячейки 1 памяти регистра, в парафазную служат дополнительные элементы 12, 13 и 10,11. Два последних образуют RS-триггер, который устанавливается в единичное или

1501168 6 нулевое состояние при появлении значения "0" на выходе элемента 3 первой или третьей цепочек 2 последней ячейки 1 памяти. Значение "0" на выходе элемента 3 одной из трех цепочек 2 последней ячейки 1 памяти может появиться при наличии значения

"1" на управляющем входе 21 регистра. При этом, если значения "0" появляются на выходах элементов 3 первой или третьей цепочек 2 последней ячейки 1 памяти, то на выходах элементов 12, 13, т.е. выходах 22, 23 регистра, появляется набор "11" в 15 соответствии с состоянием RS-триггера иэ элементов 10, 11, если же значение "0" появляется на выходе элемента 3 второй цепочки 2 последней ячейки 1 памяти, то этот набор на вы- 20 ходах 22, 23 регистра появляется независимо от состояния этого RS-триггера. После появления набора "11" на выходах 22, 23 регистра íà его управляющем входе 21 считывания мо- 25 ,жет быть установлено значение "0", которое вызывает стирание информации в последней ячейке памяти 1, в результате чего на выходах элементов

12, 13, т.е. информационных выходах

22, 23 регистра появляется единичный или нулевой наборы в соответствии с состоянием RS-триггера из элементов 10, 11, после появления которого на управляющем входе 21 считывания регистра может быть.установлено значение "i и т.д.

В,исходном состоянии все ячейки 1 памяти регистра должны находиться в одинаковых состояниях, для приведе- 40 ния регистра в исходное состояние необходимо, зафиксировав на инфор-. мационных входах 25, 26 регистра набор 00, повторить некоторое число раз считывание из него информации 45 путем изменения значений на управляющем входе 21 считывания регистра.

Из описания работы регистра следует,. что в данном регистре к сдвигаемому коду добавляется один разряд из предыдущей последовательности, а последний разряд данной последовательности остается в регистре. Такой регистр может быть использован для согласования работы устройств, связанных асинхронным последовательным интерфейсом, предполагающим наличие в каждой передаваемой информационной последовательности, например байте, стартового и стопового (одного или двух) битов. Так, например, работает интерфейс на основе микросхемы КР580ВВ51.

Сложность ячейки 1 памяти предлагаемого регистра составляет 33 КЬДП транзистора (включая резисторы 9), а известного — 54.

Формула изобретения.

Асинхронный последовательный регистр на КИДП-транзисторах, содержащий ячейки памяти, каждая из которых состоит из трех элементов И-НЕ и трех логических элементов, причем каждый логический элемент состоит из двух пар транзисторов и- и р-типов, причем истоки первых транзисторов пи р-типов соединены с шиной нулевого потенциала и с шиной питания регистра соответственно, их затворы — с выходом соответствующего элемента И-НЕ данной ячейки памяти, первый вход которого соединен со стоками вторых транзисторов п- и р-типов соответствующего логического элемента, исток второго транзистора п-типа соединен со стоком первого транзистора и-типа, второй и третий входы каждого элемента И-НЕ соединены с выходами других элементов И-НЕ данной ячейки памяти, и группу элементов И-НЕ,причем выход первого элемента И-НЕ группы соединен с первыми входами второго и третьего, а выход второго — с первыми входами первого и четвертого элементов И-НЕ группы, выходы третьего и,четвертого элементов И-НЕ группы являются прямым и инверсным информационными выходами регистра соответственно, о т л и ч а ю щ и йс я тем, что, с целью упрощения регистра,он содержит семь элементов И-ИЛИ-НЕ и в каждой ячейке памяти три элемента связи, выполненные на резисторах, причем первый вход элемента И-НЕ каждой ячейки памяти, кроме последней, соединен через резистор с выходом соответствующего элемента И-HE последующей ячейки памяти, а выход элемента И-HE — с затворами вторых транзисторов пи р-типов соответствующего логического элемента последующей ячейки памяти, первые входы элементов И-НЕ последней ячейки памяти соединены с первыми выводами соответствующих

15011 б8 резисторов, вторые выводы которых являются управляющим входом считывания регистра, выходы первого и третьего элементов И-НЕ последней ячейки памяти соединены с вторыми входами первого и третьего и второ—

ro и четвертого элементов И-HE группы соответственно, а выход второго элемента И-НЕ последней ячейки памяти — с третьими входами третьего и четвертого элементов И-HE группы, причем в каждом логическом элементе каждой ячейки памяти сток первого транзистора р-типа соединен с истоком второго транзистора р-.типа, вы.ходы первого, второго и третьего элементов И-ИЛИ-НЕ соединены соответственно с затворами вторых транзисторов п- и р-типов соответствующих логических элементов первой ячейки памяти, первыми входами первых групп И второго, третьего и первого элементов И-ИЛИ-НЕ, первыми входами первых и вторых групп И четвертого, пятого и. шестого элементов

И-ИЛИ-НЕ и первыми входами первой, второй и третьей групп И седьмого элемента И-ИЛИ-НЕ, выходы четверто. го, пятого и шестого элементов И-ИЛИ- ЗО

НЕ соединены с вторыми входами первых и третьих групп И пятого, шестого и четвертого элементов И-ИЛИ-НЕ, вторыми входами вторых и четвертых групп И шестого, четвертого и пятого *элементов И-ИЛИ-НЕ, первыми входами вторых групп И второго, третьего и первого элементов И-ИЛИ-HE и с вторыми входами первой, второй и третьей группы И седьмого элемента И-ИЛИНЕ, выход которого является управляющим выходом записи регистра, первые входы третьей и четвертой групп И четвертого элемента И-ИЛИ-НЕ, первый вход третьей группы И пятого элемента И-ИЛИ-НЕ, вторые входы второй и третьей групп И первого элемента И-ИЛИ-НЕ и второй вход второй группы И второго элемента И-ИЛИНЕ являются прямым информационным входом регистра, а первые входы третьей и четвертой групп И шестого элемента И-ИЛИ-НЕ, первый вход четвертой группы И пятого элемента

И-ИЛИ-НЕ, вторые входы второй и третьей групп И третьего элемента И-ИЛИНЕ и второй вход третьей группы И второго элемента И-ИЛИ-НЕ являются инверсным информационным входом регистра, первые входы первого, второго и третьего элементов И-НЕ второй ячейки памяти соединены соответственно с третьими входами вторых групп И второго., третьего и первого элементов И-ИЛИ-НЕ и третьих групп

И третьего, первого и BTopof элементов И-ИЛИ-НЕ.

15{) 1188

Составитель А.Дерюгин

Редактор M.Недолуженко Техред М.Ходанич Корректор Н.Король

Заказ 4879/51 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская. наб., д. 4/5

Производственно †издательск комбинат "Патент", г. Ужгород, ул. Гагарина, 101