Кодер видеосигнала

 

Изобретение относится к вычислительной технике и технике передачи изображений. Его использование в системах (например спутниковых) цифровой передачи телевизионных сигналов позволяет повысить точность кодера. В кодере осуществляются быстрое преобразование Адамара для четырех последовательных отсчетов цифрового видеосигнала и адаптивное кодирование полученных элементов трансформанты. При этом за счет выбора значения второго элемента в зависимости от значений остальных элементов интервал его квантования меньше, чем в прототипе, за счет чего и достигается повышение точности кодирования. 2 ил.

СОЮЗ СОВЕТСКИХ

COUHAËÈÑTÈ×ECHÈХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4327674/24-24 (22) 06. 10.87 (46) 07.09.89. Бюл. 1 1 33 (72) С.А. Куликов и С.Н. Коровин (53) 681. 325: 621. 397. 3 (088.8) (56) Цифровое кодирование телевизионных изображений./Под ред. И.И.Цуккермана, M.: Радио н связь, 198 1, с ° 9.

Методы передачи изображений./Под ред. У.К. Прэтта. М.: Радио и связь, 1983, с. 73.

IEEE Transactions on Communication Technique, 1971, v. СОМ-19, h 6, р. 957-972.

Авторское свидетельство СССР

Ф 1394466, кл. Н 04 N 7/18, 1986.

Изобретение относится к вычислительной технике и технике передачи изображений и может быть использовано в системах цифровой передачи телевизионных сигналов, например, в спутниковых системах.

Цель изобретения — повышение точности кодера.

На фиг. 1 приведена функциональная схема кодера видеосигнала; на фиг. 2 — блок временных задержек.

Кодер видеосигнала содержит блок

1 временных задержек, первый — четвертый блоки 2-5 суммирования, первый — восьмой блок 6-13 вычитания, блок 14 инвертирования, блок 15 сравнения кодов, первый — четвертый коммутаторы 16-19, первый — шестой бло„„SU,, 15 554 А1 (5g 4 Н 03 M 3/04, 7/30, Н 04 N 7/13

2 (54 ) КОДЕР ВИДЕОСИГНАЛА (57) Изобретение относится к вычислительной технике и технике передачи изображений. Его использование в системах (например спутниковых) цифровой передачи телевизионных сигналов позволяет повысить точность кодера. В кодере осуществляются быстрое преобразование Адамара для четырех последовательных отсчетов цифрового видеосигнала и адаптивное кодирование полученных элементов трансформанты. При этом за счет выбора значения второго элемента в зависимости от значений остальных элементов интервал его квантования меньше, чем в прототипе, за счет чего и достигается повышение точности кодирования. 2 ил. ки 20-25 деления, первый и второй блоки 26 и 27 вычисления модуля числа, преобразователь 28 параллельного кода в последовательный и блок

29 синхронизации. На фиг. 1 обозначены информационные входы 30 и входы 31 опорного кода.

Блок 1 временной задержки может быть выполнен (фиг. 2) на регистре

32 сдвига и буферном регистре 33.

На фиг. 2 обозначены тактовый вход 34, вход 35 синхронизации и первые — четвертые выходы 36-39.

Блоки 26 и 27 вычисления модуля можно реализовать на программируемых пЗУ, осуществляющих преобразование дополнительного кода разности в пря1506554 мой код, если поступающая на вход

ППЗУ разность отрицательная.

На входы блока временных задержек поступает видеосигнал в цифровом ниде (днскретиэированныйи квантованный на 64 уровня). В блоке 1 временньж задержек осуществляется преобразование четырех последовательно поступающих на вход отсчетов ао, а,, а и а видеосигнала в параллельный четырехзлементный сигнал. Группа иэ четырех элементов изображения подвергается быстрому преобразованию

Адамара и в результате формируются элементы трансформанты Адамара:

15

b = а +а +а +а о

Шесть передаваемых разрядов Ь являются старшими разрядами восьмиразрядного кода Ь,. Один из трех передаваемых разрядов b является ,1 знаковым. Два других разряда вычисляются по адаптивной процедуре.

Адапатация заключается в выборе передаваемого значения b> (h =2,3) в зависимости от значения b для о каждого кодируемого квартета элементов ао, а,, а и а>. В основу г адаптивного кодирования положена зависимость границ (верхней и нижней) изменения Ь (j = 1,2,3) от Ь

Ьо если Ьо с 126 (Ь „ „,I (2)2-b ), если bo ) 126 (2) Ь

| а -а+а -а

2 3 (1)

Ь = а +а -а -а

1 o 7. ))

b = а -а -а +а

3 о при Ъо с 126

1 л л л л (b +Ь, +b,+b );

Л а о

50 л л л л (Ь„-Ь, +b -Ьз) ) Л а, Л Л л (Ь +Ь -b -Ь )

4 л л (Ь -Ь -Ь +b ), 4 о г. з

Л а

Элементы b и Ь, формируются на выходах третьего и четвертого блоков

4 и 5 суммирования, а элементы b и Ь вЂ” на выходах третьего и четвертого блоков 8 и 9 вычитания.

Так как 0 и а, (63 (i = 0,1,2,3), то из (1) следует, что 0 Ь, с 252, а — 126 с Ь с 126, где j = 1,2,3.

Таким образом, на кодирование

Ь ) необходимо затратить 8 бит. Причем один из 8 разрядов Ь; является знаковым. Сжатие потока видеодан- 35 ных в 1,5 раза в рассматриваемом кодере получено семиразрядным кодированием b и трехразрядным кодированием Ь,, Ь, Ь . Если на четыре шестиразрядных элемента ао, а,, а, . 40 а в сумме отводится 24 бит, то на элементы трансформанты Ь, Ь,, Ь и Ь л нужно затратить 16 бит, т.е. в 24/16 = 1,5 раза меньше.

На приемной стороне элементы а; декодируемой группы восстанавливаются по правилу: л где Ь; - элементы трансформанты и после огрубления, Адаптация Ьл заключается в выборе передаваемого значения b в зави1 симости от значений Ьо, Ь и Ьз для каждой кодируемой груйпы. Значение b, выбирается на следующих интервалах: о (2 3(- b< — b <) (b2 Ь ° или

-252+Ъ, +) Ь -Ьо(< b< 252-Ь

-) Ь,+Ь,((3) при 126 с Ь с 252, Кодер видеосигнала работает следующим образом °

На вход 30 блока 1 времепньж задержек поступает видеосигнал в цифровом виде, дискретизированный и квантованный на 64 уровня. В блоке

1 формируется кодируемая группа из

4-х элементов: а, а,, а и а . ПриЭ чем на первые выходы (фиг. 2) поступает а, на вторые — ао, на третьи— а и на четвертые — а,. На выходах первого и второго блоков 2 и 3 суммирования формируются (ао+а ) и (аз+а<) . Ha выходах блоков 6 и 7 вычитания формируются разности (а -а ) и (а -а ) .

0 1 Ч

На выходе блока 4 формируется первый элемент трансформанты Ъо, на выходе блока 8 — второй элемент Ъ|, на выходе блока 5 — элемент Ь и на х выходе блока 9 — элемент трансформанты Ь . В блоке 15 сравнения кодов производится сравнение значения b о каждой кодируемой группы с опорным кодом числа 126, поступающим на входы 31 блока 15. Если bo >126 сигнал

554 6 вычисления границ изменения b< как функции от Ь, b 2 и Ь1. Верхняя граница о изменения h, равна

Ь, )а, -а !

0 в

В 4

252-Ь

4 2

Ьо la art о о

4 2

252-Ьо

la, -a j при 0 - b <- 126; при 126 (Ь, 252.

1S0e на выходе блока 15 равен "1". В блоке

14 код элемента Ь, инвертируется и на выходы блока 14 поступает код числа (255-Ь,), так как при шестиразрядных кодируемых элементах а код Ъ

1 о восьмиразрядный. В выражении (2)

1 мак,) 52-bo если bo 126. С целью упрощения в кодере вместо вычисления разности (252-b ) реализовано вычисление (255-b ) простым ино вертированием Ь, что не приводит к о ошибочному восстановлению элементов трансформанты. На управляющий вход коммутатора 16 поступает сигнал с выхода блока 15 сравнения кодов, на информационные входы — сигналы

b и Ъ, т.е. (255-Ь ) . Если управляемый сигнал равен "1", к выходу блока 16 подключается Ь = 255-Ь о о

В блоке 20 деления производится деление Ь (или b ) на 4. Результат деления С подается на входы делителя блоков 21 и 22 деления. В блоке 21 деления производится деление модуля

Ь на С и частному от деления при Z сваивается знак b . Таким образом, в блоках 21 и 22 по входам Ь и b з стоят блоки вычисления модулей Ib и I b ) ° Трехраэрядный код частного

30 (Ь ) от деления (один разряд — знаковый) передается на преобразователь

28. Например, если Ь, = 70 и Ьд = 54, то С = 70/4) = 17 и (Ьд) = (Ь /

/С)= 3. Код (b, ) равен 011 (первый разряд 0 — знаковый). На приемной стороне элемент трансформанты восстанавливается по правилу:

А

Ь = (b> С=317=51. л 40

Аналогичным образом вычисляется Ь .

В блоках 26 и 27 вычисления моду-. ля формируются соответственно

r а,-а,1 и )а, -а °, Необходимость вычислейия данных модулей поясняют следующие расчеты:

lb -Ь ) =la +а -а -а -а +а +а -а 1=

2 3 о < 2 Ъ 0 1 1 У

=2)а,-а ) и I Ь +Ь,l = 2 f a,— à

Таким образом, для вычисления

)Ь -Ь lи )Ь +Ьо) (выражение 3) нет необходимости в дополнительных вычитателе и сумматоре, поскольку значения (а <-а ) и (ао-а ) определяются с помощью блоков 7 и 6 вычитания соответственно.

Пятый и шестой блоки 24 и 25 деле55 ния, с пятого по восьмой блоки 10-13 вычитания и с второго по четвертый коммутаторы 17-19 предназначены для

-) b>-Ь ) Ьо -2) а,-а 1

252-Ь -I bq+bç) 252-Ь -2) а -a) при 0 Ь а 126, при Ьо ) 126.

Для каждой группы вычисляется при 0 (Ь с126, при 126 bо 252

Значение )а,-a>I /2 определяется с помощью блока 24 деления, а значение

)а, -а (/2 — с помощью блока 25 деления. Йа блок 10 вычитания поступает

Ь без двух мпадших разрядов (т.е. деленное на 4) с выхода блока 4 и

là, -а 1 /2, В результате определяется ь, Другое значение ЬЪ (для bo ) 126) вычисляется с помощью блока 12 вычитания, на вход которого поступает инверсное значение Ь тако же без 2 младших разрядов. Оба значения о ц поступают на коммутатор 17, который управляется сигналом с выхода блока 15 сравнения кодов. Если этот сигнал равен "1" (т.е. b ) 126) о ) к выходам коммутатора 17 подключается сигнал с выхода блока 12 вычитания.

Аналогично вычисляется

Одно из двух значений Ь с выхода коммутатора 17 и одно из двух значений б ц с выхода коммутатора 18 поступают на входы коммутатора 19, который управляется старшими (знаковыми) разрядами Ь,. Если Ь, ) О, то к выходам блока 19 подключается 6о В блоке

23 производится деление Ь, на А

1506554 или Ь и трехразрядный код (Ь, ) ne« редается в преобразователь 28 параллельного кода в последовательный, на выходе которого для каждого кодируемого блока из четырех шестираэрядных элементов формируется шестнадцатиразрядное кодовое слово,т.е. осуществляется 1,5-кратное сжатие потока.

Такое же сжатие достигается и при использовании известного кодера. В предлагаемом кодере точность <преобразования видеосигнала повышается за счет использования более эффективной стратегии квантования Ь< ° Покажем зто на примере. Пусть Ь = 40, b

Ь = 10 и Ь, = -5, Тогда С = (40/4)=

10» <Ьг) (b /С1 = 2» cЬ,)

= (b>/С) = 1. В прототипе(Ь<) (Ь, /С =„ О и на приемной стороне значение Ь при авнивается О. В дан1 ном кодере для, = -5 (О вычисляется значение (b -(b +Ь !), равное

10. Затем определяется С< = 10/4

2 и, наконец (Ь,) = (Ь, /С, j = 2.

На приемной стороне восстановленное значение 11 равно 4, что точнее, чем в известном кодере °

Для пояснения этого обстоятельства рассмотрим, в каких пределах может изменяться Ь в приведенном при1 мере °

Из (1) следует, что

+ 20+ 10> О

+ 20 — 10 О

20 — 10 ъ О

20+10>0

40 + b<

40 — b<

40+ b<

40 — Ь, 35

-10 b, 30.

Подставляя Ь, b и Ь в (3), получим тот же самый интервал иэл<енения b< . 50

40 + (20 + 10) Ь! 40 — (20

10), так как Ь < 112266, — 10 - Ъ с 30.

Т,е. выражение (3) является справедливым для любой кодируемой группы. 55

Из выражения (3) с (2) видно, что интервал изменения Ь,, зависящий оТ

Ь, Ь и b, меньше, чем интервал иэо» менения, зависящий только от Ь, .

b< + 70 0

-Ь +50 О

b + 10 ) 0 =)bi ) — 10

-Ь + 30 0=>b, 30

Совместное решение этих неравенств дает следующий интервал изменения b . 45

Следовательно при переходе к шкале квантования b, зависящей от Ь, b u

b, интервал квантования уменьшается на величину

g= I Ь,-Ь,I+ Ь,+Ь,) .

В предлагаемом кодере на квантование Ь, отводится столько же двоичных единиц, сколько и в известном кодере, но за счет того, что интервал квантования Ь< меньше, чем в известном кодере, точность кодирования возрастает. В результате при восстановлении повышается качество изображений наклонных контуров и текстурных участков при том же самом коэффициенте сжатия потока, Формула изобретения

Кодер видеосигнала, содержащий блок временной задержки, информационные входы которого являются информационными входами кодера, первый— четвертый блоки суммирования, первый — четвертый блоки вычитания, первый — четвертый блоки деления, блок инвертирования, первый коммутатор, преобразователь параллельного кода в последовательный, блок синхронизации и блок сравнения кодов, первые входы которого являются входами опорного кода кодера, первый выход блока синхронизации соединен с входами синхронизации преобразователя параллельного кода в последовательный и блока временной задержки, первые и вторые выходы которого подключены к первым входам соответственно первых и вторых блоков суммирования и вычитания, третьи и четвертые выходы блока врел<енной задержки соединены с вторыми входами соответственно первых и вторых блоков суммирования и вычитания, выходы первого и второго блоков суммирования подключены соответственно к первым и вторым входам третьих блоков суммирования и вычитания, выходы первого и второго блоков вычитания соединены соответственно с первыми и вторыми входами четвертых блоков суммирования и вычитания, выходы .третьего блока вычитания подключены к входам делимого четвертого блока деления, выходы которого соединены с первыми информационными входами преобразователя параллельного кода в последовательный, выходы третьего блока суммирования подключены к вторым входам блока сравнения кодов, входам блока инвертирования, первым информационным входам

9 1506554 первого коммутатора и вторым информационным входам преобразователя параллельного кода в последовательный, выходы четвертых блоков вычитания и суммирования соединены с входами де5 лителя соответственно третьего и второго блоков деления, выходы которых подключены к третьим и четвертым информационным входам преобразователя

10 параллельного кода в последовательный, выходы блока инвертирования и блока сравнения кодов соединены соответственно с вторыми информационными и управляющим входами первого коммутатора, выходы которого подключены к входам первого блока деления, выходы которого соединены с входами делителя второго и третьего блоков деления, второй и третий выходы блока синхронизации подключены к тактовым входам соответственно блока временной задержки и преобразователя параллельного кода в последовательный, выходы которого являются выходами кодера, отличающийся тем, что, с целью повышения точности кодера, в него введены второй — четвертый коммутаторы, пятый — восьмой блоки вычитания, пятый и шестой блоки деления и первый и второй блоки вычисле30 ния модуля числа, входы которых подключены к выходам соответственно второго и первого блоков вычитания, первые входы пятого и шестого и первые входы седьмого и восьмого блоков вычитания соответственно объединены и подключены к выходам третьего блока суммирования и блока инвертирования, выходы первого и второго блоков вычисления модуля числа соединены с входами соответственно пятого и шестого блоков деления, выходы которых подключены к вторым входам соответственно пятого, седьмого и шестого, восьмого блоков вычитания, выходы которых соединены соответственно с первыми и вторыми информационными входами второго и первыми и вторыми информационными входами третьего ком" мутаторов, управляющие входы которых объединены и подключены к выходу блока сравнения кодов, выходы второго и третьего коммутаторов соединены соответственно с первыми и вторыми информационными входами четвертого коммутатора, управляющие входы и выходы которого подключены соответственно к выходам третьего блока вычитания и входам делителя четвертого блока деления.

1506554

0 о фиГ2

Составитель О.Ревинский

Техред М.Ходанич Корректор Н.Борисова

Редактор С.Патрушева

Заказ 5447/56 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101