Узел идентификации адреса магистрального модуля

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в модулях микропроцессорных систем с магистральной структурой. Целью изобретения является расширение функциональных возможностей путем обеспечения возможности записи в одинаковые модули различных адресов. Узел идентификации адреса магистрального модуля содержит регистр адреса модуля, схему сравнения, регистр вектора прерываний, три триггера, четыре элемента И, элемент ИЛИ, два элемента И-НЕ, три элемента НЕ, два элемента развязки, группу магистральных усилителей. При начальной установке в узел, входящий в состав магистрального модуля, записываются фиксированные значения адреса модуля и вектора прерывания (одинаковые для всех однотипных модулей на магистрали). Далее программноаппаратным путем модулям последовательно присваиваются индивидуальные значения адреса и вектора прерывания, что позволяет объединить на одной магистрали несколько однотипных модулей. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК.Я0 i5ssi i (51)5 G 06 F 9/34

II

1 ф ф1 д ( - Лг IQ ь °

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ.

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21 ) 4 283636/24-24 (22) 13.07.87 (46) 23.01.90, Бюл. 11 - 3 (72) M.Á.Æåëóäoâ, Н,А.Рыжикова и В.И.Шеремет (53) 681.325(088,8) (56) Шевколяс Б.В. Микропроцессорные структуры. Инженерные решения.

М.: Радио и связь, 1986, с. 20-22, рис. 2.7.

Авторское свидетельство СССР

Р 970369, кл. G 06 F 9/36, 1980. (54) УЗЕЛ ИДЕНТИФИКАЦИИ АДРЕСА МАГИСТРАЛЬНОГО МОДУЛЯ (57 ) Изобретение относится к цифровой вычислительной технике и может . быть использовано в модулях микропроцессорных систем с магистральной структурой. Целью изобретения является расширение функциональных возможностей путем обеспечения возмож-!

Изобретение относится к цифровой вычислительной технике и может, быть использовано в модулях микропроцессорных систем с магистральной структурой.

Цель изобретения — расширение функциональных возможностей путем обеспечения возможности записи в одинаковые модули различных адресов.

На фиг. 1 изображена функциональная схема узла идентификации адреса магистрального модуля; на фиг. 2— соединение нескольких узлов на одной магистрали.

2 ности записи в одинаковые модули различных адресов. Узел идентификациии адреса магистрального модуля содержит регистр адреса модуля, схему сравнения, регистр вектора прерываний, три триггера, четыре элемента И, элемент ИЛИ, два элемента

И-НЕ, три элемента НЕ, два элемента развязки, группу магистральных усилителей. При начальной установке в узел, входящий в состав магистрального модуля, записываются фиксированные значения адреса модуля и вектора прерывания (одинаковые для всех однотипных модулей на магистрали) . Далее программно-аппаратным путем модулям последовательно присваиваются индивидуальные значения адреса и вектора прерывания, что позволяет объединить на одной магистрали несколько однотипных модулей.

2 ил.

Узел идентификации адреса млгистрального модуля содержит регистр

1 адреса модуля, схему 2 сравнения, регистр 2 вектора прерывания, триггеры 4 — 6, элементы И 7 — 1О, элемент ИЛИ 11, элементы И-НЕ 12 и 13, элементы НЕ 14 — 16, элементы

17 и 18 развязки, группу млгистрлль— ных усилителей 19, группу входов

» ll адрес — данных 20, вход Обмен ?1, вход "Запись" 22, вход "Нлчал нл я установка" 23, вход "Предостлвлeп» прерывания" 24, выход "Tpc áñ»; вне ,прерывания" 25, выход "Пред c1»»л ..— ,ние прерывания" 26, выход "Вь . »кл

1538171 узла" 27, вход "Внутренняя причина прерывания" 28, вход "Запись векто..ра" 29.

Узел работает следующим образом.

При включении питания процессор, 5 на магистрали которого находятся магистральные модули,; выставляет сигнал "Начальная установка" по входу 23, который поступаеr на установочные входь1 регистра 1 адреса модуля и регистра 3 вектора прерывания, устанавливая их в состоянии А и

В> соответственно (одинаковые для всех однотипных модулей на магистрали). Кроме того, сигнал "Начальная установка" устанавливает триггеры 4 и 6 в единицу, триггер 5 — в ноль, при этом единичный сигнал с прямого выхода триггера 6 через элемент

ИЛИ 11 поступает на первый вход элемента И-НЕ 12, на выходе которого появляется нулевой сигнал. На выходе элемента HE 14 появляется единичный сигнал, который через элемент

И 10 (на .другой вход которого поступает разрешающий сигнал с выхода элемента НЕ 16) поступает на вход элемента 17 развязки. Таким образом, на выходе "Требование прерывания"

25 появляется единичный сигнал, который поступает на соответствующий вход процессора, Процессор, после снятия сигнала

1 Начальная установка" начинает процедуру обслуживания прерывания.

Процессор в,ответ на сигнал "Требование прерывания" на выходе 25 выставляет сигнал "Предоставление прерывания" на вход 24. Так как на первом входе элемента И-НЕ 13 присутствует нулевой сигнал, то на выходе .

"Предоставление прерывания" 26 присутствует "Нулевой сигнал" и„таким образом, сигнал "Предоставление пре- рывания" по входу 24 поступает толь-. ко на один магистральный модуль (фиг. 2). Рдиничный сигнал с входа

24 по с тупа е т на в ход элемента И 9 (на втором входе которого присутствует единичный сигнал с выхода элемента НЕ 14), а с выхода последнего через элемент НЕ 16 поступает на вход элемента И 1 0„ таким образом, единичный сигнал с выхода пТребование прерывания" 25 первого модуля снимается. Кроме того, единичный сигнал с выхода элемента И 9 поступает на управляющий вход..группы магистральных усилителей 19 и на магистрали 20 адрес - данных появляется код вектора прерывания Во.

Прочитав таким образом код вектора прерывания, процессор снимает сигнал "Предоставление прерывания" с входа 24, На выходе элемента И .9 образуется нулевой сигнал, отрицательный фронт которого устанавливает в ноль триггер 6. При этом на прямом выходе триггера 6 образуется нулевой сигнал, который через элемент ИЛИ 11 поступает на первый вход элемента

И-НЕ 12, на выходе которого образуется единица. На инверсном выходе триггера б образуется единичный сигнал, который отпирает элемент И 7.

Процессор после снятия сигнала

"Предоставление перывания" с входа

24 приступает к выполнению прерывающей программы, заданной вектором прерывания В .

Процессор поставляет на магистрали 20 адрес — данных код адреса

А, при этом на выходе схемы 2 сравнения появляется единица, которая поступает на информационный вход триггера 5. После этого процессор выставляет сигнал Обмен" на вход

21, который через элемент И 7 поступает на тактовый вход триггера 5 и передним фронтом устанавливает его в единицу. После этого процессор снимает код адреса Ао с магистрали

20 адрес — данных и выставляет на магистрали данные, которые соответствуют новому адресу, присваемому данному устройству, А, после чего выставляет сигнал "Запись" на вход

22, который через элемент И 8 поступает на тактовый вход регистра 1 адреса модуля, занося в него код А .

При снятии процессором сигнала "3aлись" на выходе элемента И 8 образуется нулевой сигнал, отрицательный фронт которого устанавливает в ноль триггер 4, После этого процессор с такой же последовательностью сигналов обращается по адресу регистра 3 вектора прерьвания, который принадлежит к группе адресов данного модуля, начальное значение которых А (моI дуль может содержать различные регистры, адреса которых образуют ряд

А,, А, А„„... и т.д.). При этой при появлении на входах 20 адрес данных узла данных на входе "Запись вектора" 29 появляется единичный

5 15 сигнал, который поступаает на тактовый вход регистра 3 вектора прерывания и заносит туда значение вектора прерывания В .

При наличии на магистрали несколь ких однотипных модулей изменение содержимого регистров будет происходить только у одного модуля, того, прерывание которого обслуживается в данном цикле °

После этого процессор модифицирует прерывающую программу (т.е. программу, начальный адрес которой определяется вектором прерывания Во) таким образом, что эта программа, будучи вызванной еще раз, будет занос ить нов ые данные А и . В, после чего выходит из прерывающей программы.

Выйдя из программы, процессор анализирует наличие сигнала "Требование прерывания на выходе 25 и при д наличии последнего снова выставляет сигнал "Предоставление прерывания на вход" 24. Так как первый модуль по цепочке. модулей уже обслужен, то появление единичного сигнала .на входе "Предоставление прерывания" 24 первого (уже обслуженного) модуЛя вызывает появление единичного сигна» ла на выходе "Предоставление прерывания" 26, который поступает на вход

"Предоставление прерывания" 24 (еще не обслуженного) модуля.

Далее описанная процедура повторяется с той разницей, что следующее устройство будет (после окончания обслуживания) идентифицироваться адресом модуля Ао и вектором прерыванйя В и снова модифицирует программу.

Таким же образом процессор идентифицирует следующие модули до тех пор, пока не обслужит все модули на маг ис трали.

Следовательно, после окончания обслуживания, каждый модуль на магистрали будет иметь индивидуальный адрес и индивидуальный вектор прерывания.

Формула изобретения

Узел идентификации адреса магист.рального модуля, содержащий регистр адреса модуля и схему сравнения, причем первая группа входов схемы сравнения и группа информационных входов регистра адреса модуля сое38171.,.. 6 динены с группой входов адрес — данных узла, группа выходов регистра адреса модуля соединена с второй группой входов схемы сравнения, выход "Равно" которой соединен с выхо-: дом выборки узла, о т л и ч а ю— шийся тем, что, с целью расширения функциональных возможностей путем обеспечения возможности записи в одинаковые модули различных адресов, в него. введены регистр век-, тора прерывания, три триггера, четыре элемента И, два элемента И-НЕ, элемент ИЛИ, три элемента НЕ, два элемента развязки и группа магистральных усилителей, причем выход

"Равно" схемы сравнения соединен с информационным входом первого трнг2О гера, выход которого соединен с первым входом первого. элемента И, выход которого соединен с входами записи регистра адреса модуля и второго триггера, выход которого соединен с вторым входом первого элемента И, третий вход которого соединен с входом "Запись" узла, группа информационных входов регистра вектора прерывания соединена с группой входов адрес — данных узла и с группой выходов группы магистральных усилите-. лей, группа выходов регистра вектора прерывания соединена с группой информационных входов магистральных

35 . усилителей группы, управляющий вход которых соединен с выходом второго элемента И, тактовым входом третьего триггера и входом первого элемента

НЕ,. выход которого соединен с первым входом третьего элемента И, выход которого соединен с входом первого элемента развязки, выход которого соединен с выходом "Требование прерывания" узла, вход "Начальная yctt

45 тановка узла соединен с установочными входами регистра адреса модуля и регистра вектора прерывания, с единичными входами второго и третьего триггеров и с нулевым входом первого триггера, вход "Обмен" узла соединен с первым входом четвертого элемента И, выход которого соединен с тактовым входом первого триггера, прямой и инверсный Выходы третьего

55 триггера соединены соответственно с первым входом элемента HJIH и с вторым входом четвертого элемента И, выход элемента ИЛИ соединен с первым входом первого элемента И-HF

1538171

29 27 29

Фиг.!

Составитель В, Краснюк

Техред M.äèäbtê Корректор О, Пипле

Редактор 11. Гратилло Заказ 1б9 Тираж 558 Подписное ВНИИПИ Государс твенного комитета по изобретениям и открытиям при I ÊIIT СССР

113035, 11осква, Ж 35, Раушская наб., д. 4/5

Произволе твенно-издательский комбинат "Патент", г .Ужгород, у.r. Гагарина, 101 выход которого соединен с,первым входом второго элемента И-НЕ и через второй элемент kIE - с первым входом второго g вторым входом третьего элементов И, вход "Предоставление прерывайия" узла соединен с вторыми входами второго элемента И .и второго элемента И-HE выход которого соединен с вторым ВхОдом пеDHo

ro элемента И НЕ и через третий элемент НЕ - с входом второго элемента развязки, выход которого соединен с выходом "Предоставление прерыва5 ния узла, вход внутренней причины прерывания узла соединен с вторым входом элемента ИЛИ, а вход записи вектора прерывания узла — с тактовым

1А входом регистра вектора прерывания,