Устройство управления блоком памяти

Авторы патента:

G11C8/18 - схемы тактирования или синхронизации адреса; управление или получение сигналов управления адресом, например для сигналов стробирования в адресном ряду или адресном столбце

G11C7 - Устройства для записи или считывания информации в цифровых запоминающих устройствах (G11C 5/00 имеет преимущество; вспомогательные схемы в запоминающих устройствах, использующих полупроводниковые приборы G11C 11/4063,G11C 11/413, G11C 11/4193)

Изобретение относится к вычислительной технике и может быть использовано при построении систем памяти для ЭВМ. Целью изобретения является расширение области применения за счет исключения зависимости параметров выходных сигналов от тактовой частоты. Цель достигнута введением в устройство одновибраторов 3 и 4, элементов 2,5,9,11 задержки и элементов И 6 и 7. Поскольку выходные сигналы устройства не зависят от тактовой частоты, стало возможным, например, повысить быстродействие блока ОЗУ и ЭВМ в целом путем увеличения тактовой частоты. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 5 G 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР

1 (21) 4267669/24-24 (22) 24.06.87 (46) 07.02.90. Бюл. Р 5 (72) И.В.Терехов и Б.И.Ткач (53) 681.325(088.8) (56) Патент Японии У 58-53432, кл. С 11 С 7/00, 1983.

Универсальная вычислительная маши-. на БЭСМ-6. Техническое описание.

Ч.З, кн. 1, с. 26-32,87, кн.2, с. 70-71. (54) УСТРОЙСТВО УПРАВЛЕНИЯ БЛОКОМ

ПАМЯТИ .(57) Изобретение относится к вычис„„SU„„1541670 А1

2 лиФельной технике и может быть использовано при построении систем памяти для ЭВМ. Целью изобретения является расширение области применения за счет исключения зависимости параметров выходных сигналов от тактовой частоты. Цель достигнута введением в устройство одновибраторов 3 и 4, элементов 2, 5, 9y ll задержки и элементов И 6 и 7. Поскольку выходные сигналы устройства зависят от тактовой частоты, стало возможным, например, повысить быстродействие блока ОЗУ и ЭВМ в целом путем увеличения тактовой частоты. 2 ил. 3

1541670

Изобретение относится к вычислительной технике и может быть использовано при построении систем памяти для ЭВМ.

Целью изобретения является расширение области применения за счет исключения зависимости параметров выходных сигналов от тактовой частоты.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 временные диаграммы работы устройства.

Устройство содержит первый триггер 1, гервый элемент 2 задержки, первый 3 и второй 4 одновибраторы, второй элемент 5 задержки, первый 6 второй 7 элементы И, второй триггер

8, третий элемент 9 задержки, третий триггер 10, четвертый элемент 11 задержки, вход 12 запуска, выходы признаков конца цикла выборки 13, конца цикла обращения 14, готовности 15.

Устройство работает следующим образом, Принимают, что второй триггер на выходе устройства формирует признак окончания цикла выборки, третий триггер признак окончания цикла обращения, а первый триггер - признак готовности блока памяти.

По сигналу запуска триггер 1 пе( реключается в единичное состояние (фиг. 2в). На нулевом выходе триггера 1 появляется сигнал низкого уровня (фиг. 2г), означающий, что блок памяти занят. Положительный уровень сигнала с единичного выхода триггера 1 поступает на первые входы одновибраторов 3 и 4, являюшиеся входами запуска. Положительным фронтом сигнала с триггера 1 одновибраторы запускаются. При этом, на инверсных выходах одновибраторов 3 и 4 устанавливаются сигналы низкого уровня (фиг. 2ж,з). Длительность импульса, сформированного на прямом выходе первого одновибратора 3, выбирается равной длительности цикла выборки.

Длительность импульса на. прямом выходе второго одновибратора 4 выбирается равной длительности цикла обращения.

Положительный уровень с инверсного выхода одновибратора 3 поступает на вход триггера 8 и на первый вход элемента И 6. На второй вход элемен5

10 !

45 та И б поступа т через элемент 5 задержки сигнал с единичного выхода триггера 1. Это необходимо для того, чтобы исключить ложное срабатывание элемента И 6 в момент переходного процесса в одновибраторе 3 (фиг.2e), Таким образом, после окончания положительного импульса одновибратора

3 на входах 1 и 2 элемента 6 совпадают положительные сигналы (фиг,2е, ж) и на С-вход триггера 8 поступает сигнал, передним фронтом которого триггер 8 устанавливается в единичное состояние (фиг. 2и). На инверсном выходе триггера 8 появляется отрицательный уровень сигнала (фиг. 2к), который через элемент 9 задержки поступает на вход сброса триггера 8 и устанавливает его в нулевое состояние. При этом на единичном выходе триггера 8 (фиг. 2и) формируется сигнал окончания цикла выборки, длительность которого определяется элементом 9 задержки.

Аналогичным образом, с помощью одновибратора 4,формируется сигнал на единичном выходе триггера 10 (фиг. 2л,н). Отрицательный сигнал с нулевого выхода триггера 10 поступает через третью линию 11 задержки на вход сброса триггера 1 и устанавливает его в нулевое состояние. В результате на выходе устройства появляется сигнал высокого уровнявЂ” признак готовности к очередному циклу работы (фиг. 2г).

Таким образом, введение двух одновибраторов, двух элементов И и четырех элементов задержки с соответствующими связями позволяет исключить зависимость временной диаграммы работы устройства от частоты поступления тактирующих импульсов и повысить быстродействие ЭВМ путем увеличения частоты следования тактирующих импульсов.

Формула изобретения

Устройство управления блоком памяти, содержащее триггеры с первого по третий, причем информационный вход первого триггера является входом запуска устройства, прямые выходы второго и третьего триггеров являются соответственно выходами признака конца цикла выборки и признака конца цикла обращения устройства, ин3

Составитель И.Андреев

Редактор А.Шандор Техред Л.Сердюкова Корректор А.Обручар

Подписное

Тираж 487

Заказ 284

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1!3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина, 101

5 154 версный выход первого триггера является выходом признака готовности устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет исключения зависимости параметров выходных сигналов от тактовой частоты, в него введены два одновибратора, два элемента И и элементы задержки с первого по четвертый, причем вход синхронизации первого триггера через первый элемент задержки соединен с входом запуска устройства, прямой выход первого триггера соединен с входами первого и второго одновибраторов и! 670 6 через второй элемент задержки с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с выходами первого и второго одновибраторов, выходы первого и второго элементов

И соединены соответственно с входами синхронизации второго и третьего триггеров, инверсные выходы которых через соответственно третий и четвертый элементы задержки соединены с входами сброса соответственно второго и третьего триггеров, вход сброса первого триггера соединен с входом сброса третьего триггера,

Похожие патенты:

Программатор // 1541669

Изобретение относится к вычислительной технике, а именно к устройствам, управляемым ЭВМ, и может быть использовано для автоматизации процесса программирования и контроля микросхем программируемой логики

Устройство для регенерации динамической памяти // 1534509

Изобретение относится к вычислительной технике и может быть использовано для регенерации динамической памяти ЭВМ

Способ управления одноразрядным запоминающим устройством на ферритовых сердечниках и устройство для его осуществления // 1520591

Изобретение относится к области вычислительной техники и может быть использовано в запоминающих устройствах на ферритовых сердечниках

Усилитель считывания на кмдп-транзисторах для статических запоминающих устройств // 1513513

Изобретение относится к вычислительной технике и может быть использовано в статических запоминающих устройствах для усиления сигналов считывания информации

Преобразователь уровня для усилителя считывания // 1508280

Изобретение относится к вычислительной технике и может быть использовано при создании полупроводниковых интегральных схем

Устройство управления динамической памятью // 1495848

Изобретение относится к вычислительной технике и может быть использовано для режима или обмена и регенерации накопителей на динамических запоминающих элементах

Преобразователь уровня для усилителя считывания // 1492381

Устройство для поиска свободных зон памяти // 1481851

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств

Устройство для управления оперативной динамической памятью // 1481850

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах, содержащих накопитель, выполненных на динамических элементах памяти

Усилитель считывания на полевых транзисторах // 1464210

Изобретение относится к микроэлектронике более конкретно к

Способ записи информации в запоминающее устройство на магнитных сердечниках и запоминающее устройство на сердечниках // 2101784

Запоминающее устройство // 2101785

Изобретение относится к электронике и предназначено для использования в синхронных оперативных запоминающих устройствах

Видео озу и способ вывода последовательных данных // 2127917

Изобретение относится к видеооперативным запоминающим устройствам и может быть использовано в качестве двухпортовой памяти

Способ преобразования последовательности м-битовых информационных слов в модулированный сигнал, способ изготовления носителя записи, кодирующее устройство, декодирующее устройство, устройство записи, устройство считывания, сигнал и носитель записи // 2153707

Изобретение относится к способу преобразования m-битовых информационных слов в модулированный сигнал

Полупроводниковая память // 2156506

Изобретение относится к синхронной динамической памяти с произвольным доступом

Полупроводниковое запоминающее устройство // 2169951

Изобретение относится к полупроводниковому запоминающему устройству с множеством запоминающих ячеек и применяется преимущественно в картах со встроенной микросхемой, таких как карты-удостоверения, кредитные карты, расчетные карты и др

Генератор накачки с изменяемым числом ступеней // 2172525

Изобретение относится к электронной технике

Способ записи в блок энергонезависимой памяти и устройство для его осуществления // 2178594

Изобретение относится к способам записи в энергонезависимую память и может быть использовано в приборах, осуществляющих хранение и обновление оперативной информации в процессе своей работы

Способ сохранения служебной информации // 2187154

Изобретение относится к способу введения и отображения данных, в частности к способу автоматического сохранения информации о дате первого использования электронного устройства после его покупки

Схемное устройство с некоторым числом электронных схемных компонентов // 2189082

Изобретение относится к схемному устройству с некоторым числом электронных схемных компонентов, состояние которых может переводится в исходное состояние

Полупроводниковое запоминающее устройство // 2641478

Изобретение относится к вычислительной технике. Технический результат заключается в уменьшении количества сдвиговых регистров, используемых для запаздывания. Полупроводниковое запоминающее устройство, способное исполнять первый режим с первым запаздыванием и второй режим со вторым запаздыванием, большим, чем первое запаздывание, содержит блок контактных площадок, выполненный с возможностью принимать извне адрес и команду; первую схему задержки, выполненную с возможностью задерживать адрес на время, соответствующее первому запаздыванию; вторую схему задержки, включающую в себя сдвиговые регистры, соединенные последовательно и выполненные с возможностью задерживать адрес на время, соответствующее разнице между первым запаздыванием и вторым запаздыванием; и контроллер, выполненный с возможностью использовать первую схему задержки и вторую схему задержки при исполнении второго режима, причем первый режим и второй режим являются операциями записи или операциями считывания, и контроллер способен исполнять один из первого режима и второго режима. 11 з.п. ф-лы, 32 ил.