Устройство нисневича для контроля двоичной информации

 

Изобретение относится к области вычислительной техники и техники приема/передачи данных и может применяться для повышения достоверности приема последовательной информации. Целью изобретения является повышение достоверности устройства. Устройство для контроля двоичной информации содержит регистр 1 сдвига, буферный регистр 2, генератор 3 импульсов, делитель 4 импульсов, счетчик 5 импульсов, D-триггеры 6-8, дешифратор 9, регистр 10, элемент ИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элементы И 13 - 16, Т-триггеры 17, 18, группу 19 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ 20. 1 ил.

.СОЮЗ СОВЕТСКИХ

СОЩИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„Я0„„1548848 (5>) H 03 М 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМ У СВИДЕТЕЛЬСТВУ

1. и 1 — I

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕП=НИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4456290/24-24 (22) 07.07.88 (46) 07,03.90„ Бюл. P.- 9 -, (75) М.С.Нисневич (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 1 464294, za. Н 03 М l 3/00, 07 ° 07 ° 87 ° (54) УСТРОЙСТВО НИСНЕВИЧА ДЛЯ КОНТРОЛЯ ДВОИЧНОЙ ИНФОРМАЦИИ (57) Изобретение относится к области вычислительной техники и техники приема/передачи данных и может применяться для повышения достовернос2 ти приема последовательной информации. Целью изобретения является повышение достоверности устройства, Устройство для контроля двоичной ..информации содержит регистр 1 сдвига, буферный регистр 2, генератор 3 импульсов, делитель 4 импульсов, счетчик 5 импульсов, D-триггеры 6-8, дешифратор 9, регистр 10 элемент

ИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элементы И 13-16, Т-триггеры 17, 18, группу 19 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ 20. 1 ил.

l 548848

Изобретение относится к вычислительной технике и технике приема/передачи данных и может применяться для повышения достоверности приема последовательной информации.

Целью изобретения является повышение достоверности устройства, На чертеже представлена функциональная схема устройства.

Устройство для контроля двоичной информации содержит регистр 1 сдвига, буферный регистр 2, генератор

3 импульсов, делитель 4 импульсов, счетчик 5 импульсов, D-триггеры 6-8, дешиФратор 9 регистр 10, элемент

ИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1 2, элементы И 13-16, Т- триггеры 17 и 18, группу 19 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ 20, на чертеже также пока-, заны первый (инверсный) 21 и второй (прямой) 22 информационные входы, управляющий вход 23 (строба очистки буфера), информационные выходы 24, .первый 25 (признак заполнения буфера) 25 и второй 26 (признак невосстановленной ошибки) управляющие выходы 25 и

26 устройства, Устройство работает следующим образом, 30

Последовательный код входной информации поступает с буферов согласователей дифференциального канала (на схеме не показаны) на прямой 22 ..и инверсный 21 входы устройства. В

35 состоянии ожидания приема информации на выходе переполнения счетчика 5 буJ дет уровень логической единицы. Уровень логической единицы на прямом входе 22 подтверждает состояние ожи- 40 дания устройства. Стартовый бит (уровень логического нуля на прямом входе) разблокирует работу делителя

4 и в случае достаточной длительности (более половины заданной длитель- 45 ности импульса одного бита) устройство начинает прием последовательной информации в регистр 1, Каждый принятый бит подсчитывается в счетчике 5 и, когда число превысит заданное, на

50 выходе переполнения счетчика 5 появится уровень логической единицы. Если передаваемая последовательность завершена, то уровень логической единицы на прямом входе 22 подтвердит это и через элемент 15 заблокирует работу

55 делителя 4, Прием информации прекращается до появления нового стартового бита, Передний фронт сигнала переполнения устанавливает D-триггер 7 в единичное состояние и, если D-триггер 6 будет сброшен, импульс с выхода генератора 3 через элемент 16 записывает в буферный регистр 2 выдаваемую на выходы 24 информацию. При этом тот же импульс записи с выхода элемента 16 сбрасывает D-триггер 7 и устанавливает в единичное состояние

D-триггер- 6. Уровень логической единицы на выходе 25 является признаком заполнения буфера, D-триггер 6 сбрасывается только после прихода строба очистки буфера по входу 23, подтверждающему перезапись содержимого буферного регистра 2 во внешнее устройство, после чего уровень логической единицы с инверсного выхода

П-триггера 6 разрешает запись в буферный регистр 2 новой информации.

Контроль информации по модулю два и ее исправление производится следующим образом.

Импульсы приема информации с выхода делителя 4 поступают на элемент И 13, и в случае приема единицы она проходит на синхровход счетного триггера 1 7. В случае, если число единиц в принимаемой последовательности нечетно, на выходе Т-триггера !7 будет уровень логической единицы, свидетельствующий об отсутствии ошибки четности (этим осуществляется конт- роль четности по модулю два), Иначе, на выходе Т-триггера 17 будет уровень логического нуля, который через элемент ИЛИ 11 может разблокировать работу дешифратора 9 кода бита ошибки.

Ошибочный бит в предлагаемом устройстве выявляется путем сравнения логических уровней в прямого 22 и инверсного 21 информационных входов устройства на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Если уровни совпадают, то это признается ошибкой, так как в нормальном режиме сигналы должны быть противоположных уровней, т.е. не совпадать. Момент совпадения стробируется на элементе 14 импульсом приема информации с выхода делителя 4, и в регистр 10 записывается код номера принятого бита информации. Этот код разблокированным дешифратором 9 будет преобразован в управляющий потенциал на соответствующем выходе, что приводит к инвертирова5 15 нию логического. уровня ошибочного бита в регистре 1, На вход буферного регистра 4 с выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 19 поступает уже исправленная, восстановленная информация. Восстановления не требуется в случае отсутствия ошибок при приеме или искажения уровня на инверсном входе 21, Поэтому уровень логической единицы с выхода Т-триггера 17 через элемент ИЛИ 11 блокирует работу дешифратора 9, и принятая информация с выходов регистра 1 без изменений записывается в буферный регистр 2.

Обнаружение ошибок двойной и большей кратности осуществляется путем подсчета числа совпадений логических уровней на входа 21 и 22, выявляемых элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и стробируемых на элементе И 14. Импульсы с выхода элемента И 14 поступают на счетный вход Т-триггера 18. Если совпадений было меньше двух (т.е. ни одного или только одно), то на синхровходе D-триггера 8 за все время контроля не -появляется ни одного фронта записи логической единицы с его

D-входа, В противном случае хотя бы один записывающий перепад логического уровня на инверсном выходе Т-триггера 18 обеспечит переключение Dтриггера 8 в состояние единицы. При этом на выходе 26 формируется уровень логического нуля, свидетельствующий о приеме информации с большим числом ошибок, восстановить которые устройство не может. Сигнал логической единицы с прямого выхода триггера 8 через элемент ИПИ 11 блокирует работу дешифратора 9.

В момент записи принятой информации в буферный регистр 2 импульсом на выходе элемента И 16 производится сброс Т-триггеров 1 7 и 18 и D-триггера 8. Для этого импульс на выходе элемента И 16 инвертируется элементом НЕ 20.

Запись неверной информации в буферный регистр 2 и извещение об этом внешнего устройства производится для того, чтобы оставить внешнему устройству возможность восстановления данной информации другими методами.

При нежелательности этого остается возможность прямого соединения выхода 26 признака невосстанавливаемой ошибки с D-входом триггера 6, на который в ином случае (как это и

48848 6

55 описано) подается постоянный уровень логической единицы. Укаэанное соединение препятствует формированию признака заполнения буфера на выходе 25 и соответственно последующему считыванию принятой с невосстанавливаемнми ошибками информации.

Устройство не может исправлять более одной ошибки в,посылке, но обнаруживает любое их количество„ Фиксация невосстанавлнваемого числа ошибок производится при их превьппении единицы (т.к. фве ошибки уже не восстанавливаются).

Формула изобретения

Устройство для контроля двоичной информации, содержащее генератор импульсов, выход которого соединен с первым входом первого элемента И и первым входом делителя импульсов, выход которого соединен с входом счетчика импульсов и первыми входами второго и третьего элементов И регистра сдвига, выходы разрядов которого соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с соответствующими первыми входами буферного регистра, выходы разрядов которого являются информационными выходами устройства, выходы разрядов счетчика импульсов соединены с соответствующими первыми входами регистра, выходы разрядов которого соединены с соответст- вующими первыми входами дешифратора» выходы которого соединены с вторыми входами соответствующих элеме тов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход переноса счетчика импульсов соединен с первым входом четвертого элемента И и; первым входом первого D-триггера» второй вход которого подключен к шине логической единицы,. выход соединен с вторым входом первого элемента

И, выход которого соединен с вторым входом буферного регистра, третьим входом первого D-триггера и первым входом второго D-триггера, второи вход которого подключен к шине логической единицы, инверсный выход соединен с третьим входом первого элемента И, выход четвертого элемента

И соединен с вторыми входами делителя импульсов и регистра, выход, второ-, го элемента И соединен с первым входом первого Т-триггера, элемент

1548848

Составитель С. Берестевич

Техред Л.Сердюкова Корректор Н.Ревская

Редактор Н,Лазаренко !

Подписное.Тираж 655

Заказ 145

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина, 101

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторым входом третьего элеМента И, выход которого соединен с третьим входом регистра, первый

5 вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является первым информационным входом устройства, вторые входы регистра сдвига, второго и четвертого элементов И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ объединены и являются вторым информационным входом устройства, третий вход и прямой выход второго D-триггера являются соответственно управляющим входом и первым управляющим выхо- 15 дом устройства, о т л и ч а ю щ е е— с я тем, что, с целью повышения достоверности устройства, в него введены элемент ЙЕ, второй Т-триггер, третий D-триггер и элемент ИЛИ, выход которого соединен с вторым входом дешифратора, вход элемента НЕ подключен к выходу первого элемента И, выход соединен с вторым входом первого

Т-триггера и первыми входами второго

Т-триггера и третьего D-триггера, второй вход которого подключен к шине логической единицы, прямой выход соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу первого Т-триггера, второй вход второго Т-триггера подключен к выходу третьего элемента И, инверсный выход соединен с третьим входом третьего D-триггера,: инверсный выход которого является вторым управляющим выходом устройства.

Устройство нисневича для контроля двоичной информации Устройство нисневича для контроля двоичной информации Устройство нисневича для контроля двоичной информации Устройство нисневича для контроля двоичной информации 

 

Похожие патенты:

Изобретение относится к вычислительной технике и технике приема передачи сообщений и может применяться для повышения достоверности приема последовательной информации Цель изобретения - повышение достоверности приема последовательной информации

Изобретение относится к автома- , может быть использовано в системах обработки дискретных данных и является усовершенствованием известного устройства, описанного в авт.ев, № 966895

Изобретение относится к вычислительной технике, а именно к устройствам преобразования информации

Изобретение относится к устройству итеративного декодирования и способу для системы подвижной связи, в частности к устройству и способу нормализации величины показателей, накопленной в компонентном декодере

Изобретение относится к области техники связи и может быть использован для моделирования дискретного канала связи с независимыми и группирующимися ошибками

Изобретение относится к области техники связи и может быть использовано для моделирования дискретного канала связи с независимыми и группирующимися ошибками

Изобретение относится к вычислительной технике и технике связи

Изобретение относится к области кодирования дискретной информации и может быть использовано для передачи информации. Техническим результатом является повышение достоверности передачи информации. Способ основан на преобразовании кодируемой информации в фазовые соотношения двух отрезков рекуррентных последовательностей на стороне передачи и обратных преобразованиях на стороне приема. 6 ил.
Изобретение относится к области информационной безопасности. Технический результат - высокий уровень криптозащиты переговорных процессов от их перехвата за счет использования алгоритмов криптографического кодирования. Способ шифрования/дешифрования аналоговых сигналов, состоящих из потока областей с n-множеством оцифрованных данных циклов квантования по Котельникову заключается в том, что при шифровании из области потока поступающих данных размерностью n-циклов квантования формируется кадр шифрования, затем из этих n-циклов квантования посредством вычислительных операций формируется достаточное количество кодированных циклов квантования, обладающих отличительными признаками от остальных циклов квантования кадров шифрования, далее, кадры шифрования подвергаются относительной перестановке порядка их следования в соответствии ключа шифрования, представляющего собой массив набора управляющих кодовых слов данного алгоритма криптографического кодирования и в пошаговом режиме цифроаналогового преобразования в виде непрерывного потока неразрывно следующих кадров шифрования выдается на канал связи, как шумоподобный выходной аналоговый сигнал. На приемной стороне канала связи дешифрация процесс дешифрования поступающего потока данных начинается с режима пошаговых операций циклов квантования для поиска и выделения из потока поступающих данных кадра шифрования, используя при этом соответствующее ключу шифрования распределение кодированных циклов квантования, имеющих свои отличительные признаки. В этих пошаговых операциях поиска и определения кадра шифрования применяется процесс вычисления корреляционной функции совпадения наборов кодовых слов ключей передающей и приемной сторон, при этом массив набора кодовых слов ключа дешифрования представляет собой алгоритм криптографического декодирования поступающих зашифрованных данных. После определения из потока поступающих данных кадра шифрования и совпадения набора кодовых слов ключей, осуществляется формирование посредством цифроаналогового преобразования восстановленных дешифрированных выходных аналоговых сигналов голосовой связи. Для защиты кодов ключа шифрования от возможного считывания и «взлома» на входе передающего канала предусматривается специальная программа цифровой заградительной фильтрации поступающего потока данных, также возможность применения большого количества вариантов ключей шифрования. 2 н.п. ф-лы.

Изобретение относится к области радиосвязи. Технический результат - повышение скорости передачи данных за счет оценки вероятности ошибки на бит при кодировании с помощью линейного блока помехоустойчивого кода. Способ оценки вероятности ошибки на бит, при котором источник сообщений формирует последовательность бит и передает ее на вход кодера, в котором с помощью линейного блокового кода кодируют последовательность, получая кодовое слово длиной n бит, а с выхода кодовое слово передают на вход модулятора, в котором осуществляют модуляцию и получают информационный сигнал, передают сигнал в канал связи, а с выхода канала связи передают сигнал на вход демодулятора, в котором получают принятую кодовую комбинацию, которая может содержать ошибки из-за наличия искажений в канале связи, передают кодовую комбинацию на вход декодера, в котором декодируют комбинацию и получают информационное слово, а также число q обнаруженных ошибок и с первого выхода декодера передают информационное слово на вход получателя сообщений, а со второго выхода декодера передают число q, равное количеству обнаруженных декодером ошибок в полученном кодовом слове, на вход блока проверки. 1 ил.

Изобретение относится к области вычислительной техники и техники приемапередачи данных и может применяться для повышения достоверности приема последовательной информации

Наверх