Преобразователь биполярного кода в однополярный

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах приема-передачи дискретной информации. Цель изобретения - повышение достоверности преобразователя. Преобразователь биполярного кода в однополярный содержит дифференциальный усилитель 1, первый 2 и второй 3 компараторы, источники положительного 4 и отрицательного 5 опорных напряжений, счетчики 6 - 8, триггеры 9, 10, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11, генератор 12 тактовых импульсов, элемент И 14 и элемент НЕ 15. 1 ил.

союз советских

СОЦИАЛИСТ ИЕСНИХ

РЕСПУЬЛИК (19) (11) с. ! г 1 с1 с ссс- с

- с- с1сс, ::о

ГОсудАРстВенный НОмитет

ПО ИЗОЬРЕП-=НИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4479849/24-24 (22) 29.08.88 (46) 23.03,90, Бн)л. Р 11 (72) М.Б.Волчков, В.Т,Захаренко, и В.К.Сергеев (53) 681.325 (088,8) (56) Авторское с видетел ьство СССР и 658735, кл. Н 03 К 13/27, 30.12.76. (54) ПРЕОБРАЗОВАТЕЛЬ БИПОЛЯРНОГО

КОДА В ОДНОПОЛЯРНЫИ (57) Изобретение относится к автомаР1)5 Н 0.3 М 5/12 5/18

2 тике и вычислительной технике и может быть использовано в устройствах приема - передачи дискретной информации. Цель изобретения - повышение достоверности преобразователя. Преобразователь биполярного кода в однополярный содержит дифференциальный усилитель 1, первый 2 и второй 3 компараторы, источники положительного 4 и отрицательного 5 опорных напряжений, счетчики 6-8, триггеры 9, I0, элемент ИСКЛЮЧАЮЦЕЕ ИЛИ 11, генератор 12 тактовых импульсов, элемент

И 14 и элемент НЕ 15. 1 ил.

1552378

i5

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах приема — передачи дискретной информации.

Цель изобретения - повышение достоверности преобразователя за счет контроля длительности импульса и паузы между импульсами.

На чертеже представлена функциональная схема преобразователя.

Преобразователь биполярного кода в однополярный содержит дифференциальный усилитель 1, первый и второй компараторы 2 и 3, источники 4 и 5 положительного и отрицательного

1 опорных напряжений, счетчики 6-8, триггеры 9 и 10, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 11, генератор 12 тактовых импульсов, элемент ИЛИ 13, элемент И 14 и элемент НЕ 15.

Преобразователь работает следующим образом.

В отсутствие входной информации, когда на входных шинах имеется нулевой потенциал, на выходе усилителя

1 также присутствует нулевой потенциал. При этом сигналы с источников

4 и 5 обеспечивают формирование на выходах компараторов 2 и 3 сигналов высокого логического уровня. Эти сигналы поступают на входы начальной установки R счетчиков 6 и 7, на выходах которых устанавливаются сигналы низкого логического уровня, обеспечивающие сохранение на выходе триггера 9 сигнала низкого логического уровня.

Сигналы высокого логического уровня с выходов компараторов 2 и 3 устанавливают на выходе элемента 11 сигнал низкого логического уровня.

При этом счетчик 8 с низким потенциалом на входе разрешения начинает считать поступающие на него с генератора 12 тактовые импульсы. По истечении времени t,=и< Тт, где и количество тактовых импульсов; Т период следования тактовых импульсов, на выходе счетчика 8 устанавливается сигнал высокого логического уровня, поддерживающий это состояние через вход разрешения счета, На выходе триггера 10 присутствует сигнал высокого логического уровня, запомненный от предыдущего воздействия на его S-вход единичного сигнала.

На входах элемента 14 и его выходе присутствуют сигналы высокого логи10

45 ческого уровня, соответствующего логической "1".

При появлении сигнала информации

"единицы", чему соответствует отрицательный потенциал на первом входе и положительный потенциал на втором входе, на выходе усилителя 1 в результате суммирования входных сигналов формируется импульс положительной полярности, равный удвоенной амплитуде входных сигналов. Этот импульс, превышающий сигнал положительного напряжения с источника 4, устанавливает на выходе компаратора

2 сигнал низкого логического уровня и поддерживает на выходе компаратора 3 сигнал высокого логического уровня.

В этот момент на выходе элемента

11 устанавливается сигнал высокого логического уровня, обеспечивающий обнуление счетчика 8 и формирование переднего фронта импульса на выходе элемента 15,.в результате чего на выходе триггера 10 и выходе элемента 14 устанавливаются сигналы низ-, кого логического уровня.

В это же время счетчик 6 с низким потенциалом на входе разрешения начинает считать поступающие на него с генератора 12 тактовые импульсы.

По истечении времени с =и Т на выходе счетчика 6 устанавливается сигнал высокого логического уровня, поддерживающий это состояние через вход разрешения счета. Количество тактовых импульсов п, считываемых счетчиком 6, выбирается из соображений обеспечения прохождения времени с момента появления информационной единицы, близкого, но не превышающего нормированную величину минимальной длительности действия импульса входного кода. Длительность -т тактовых импульсов выбирается из соотношения а т ((с„, где - y - длительность действия импульса входного кода.

По сигналу высокого логического уровня с выхода 6 триггеры 9 и 10 меняют свое состояние, на их выходах, а также на информационном выходе формируется сигнал высокого логическогоуровня, соответствующий сигналу информации единицы. Состояния выходов компаратора 3, счетчиков 7, 8 и weмента И 14 в процессе воздействия

Появление несинфазной импульсной помехи во время паузы между импульсами соседних битов кода информации

4О выявляется схемой контроля длительности паузы (счетчик 8). При этом сокращенная по сравнейию с нормированной () пауза обеспечивает отсутствие синхроимпульса на выходе синхронизации.

Ф о р м у л а изобретения

Преобразователь биполярного кода в однополярный, содержащий элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, общую шину, первый и второй триггеры, выход второго триггера является ин Формационньм выходом преобразователя, 55 отличающийся тем, что, с целью повышения достоверности преоЬразования, в него введены дифференциальный усилитель, источник отрицательного опорного напряжения и Нс

5 15523 импульса информации единицы не меняются.

По окончании действия на входах импульсов информации единицы и нача5 ле паузы до следующего бита входной информации на выходе усилителя 1 присутствует нулевой потенциал, а на выходе компаратора 2 формируется сигнал высокого логического уровня, обнуляющий счетчик 6. Состояния выходов компаратора 3, счетчика 7, триггеров 9 и 10 и элемента И 14 не меняются.

В момент начала паузы входной инФормации единицы на выходе элемента

11 устанавливается сигнал низкого логического уровня. При этом счетчик

8 с низким потенциалом на входе разрешения начинает считать тактовые 2п импульсы. По истечении времени

=n„ Ò на выходах счетчика 8, элемента 14 и выходе синхронизации устанавливается сигнал высокого логи ческого уровня, который поддерживает- 25 ся в счетчике 8 через вход разрешения счета. Количество тактовых импульсов и„ выбирается из соображений обеспечения прохождения с момента окончания импульса входного кода Зр времени t, близкого, но не превышающего нормированную величину минимальной длительности паузы в каждом бите входной информации.

Сигнал высокого логического уров35 ня на выходе счетчика 8 и выходе синхронизации поддерживается до прихода следующего импульса входной инФормации.

При появлении сигнала информации нуля, чему соответствует положительный потенциал на первом входе и отрицательный потенциал на втором входе, на выходе усилителя 1 формируется импульс отрицательной полярности, превышающий по абсолютной величине отрицательное напряжение с источника

5, устанавливающий на выходе компаратора 3 сигнал низкого логического уровня и поддерживающий на выходе компаратора 2 сигнал высокого логического уровня. В этот момент на выходе элемента 11 устанавливается сигнал высокого логического уровня, обеспечивающий обнуление счетчика

8, установление на выходе триггера

10 и элемента 14 сигнала низкого логического уровня, а счетчик 7 с низким потенциалом на входе разреше78 6 ния начинает считать тактовые импульсы в течение времени tz, после чего на выходе счетчика 7 устанавливается сигнал высокого логичес- . кого уровня, изменяющий состояние триггера 9. На выходе триггера 9, а следовательно, и информационном выходе преобразователя формируется сигнал низкого логического уровня, соответствующий сигналу информации нуля.

В момент начала паузы входной информации нуля на выходе элемента l1 устанавливается сигнал низкого логического уровня, включающий счетчик 8. По истечении времени t íà выходах счетчика 8, элемента 14 и выхода синхронизации устанавливается сигнал высокого логического уровня, который поддерживается до прихода следующего импульса входной информации.

Появление на входе устройства несинфазной импульсной помехи любой длительности в интервале времени

0

1552378

Составитель С.Берестевич

Редактор А.Мотыль Техред Л.Сердюкова

Корректор Н.Король

Заказ 341 Тираж 655 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Я-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент, г. Ужгород, ул. Гагарина,101 точник положительного опорного напряжения, первый и второй.компараторы, первый - третий счетчики, элемент И, элемент ИЛИ и генератор тактовых импульсов, выход которого соединен со счетными входами первого - третьего счетчиков, выход дифференциального усилителя соединен с первыми входами первого и второго компараторов, выходы которых соединены соответственно с R-входом первого счетчика, первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, R-входом второго счетчика и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с R-входом третьего счетчика, выход которого соединен с входом разрешения счета третьего счетчика, первым входом элемента И и через инвертор — С-входом первого триггера, выход которого соединен с вторым входом элемента И, выходы источника положительного опорного напряжения и источника отрицательного опорного напряжения

5 соединены с вторыми входами соответственно первого и второго компараторов, выход первого счетчика соединен с входом разрешения счета первого счетчика, S-входом второго триггера.

1O и п еeрoвBbы м вBх оoдом элемента ИЛИ, выход которого соединен с S-входом первого триггера, D- u R-входы которого подключены к общей шине, выход второго счетчика соединен с входом раз1 решения счета второго счетчика, вторым входом элемента ИЛИ и R-входом второго триггера, первый и второй входы дифференциального усилителя и выход элемента И являются соответственно первым и вторым входами и выходом синхронизации преобразова" теля.