Устройство для циклического опроса инициативных сигналов

 

Изобретение относится к вычислительной технике и предназначено для использования в системах управления технологическими процессами. Целью изобретения является повышение быстродействия. Устройство содержит счетчики 1,7, коммутатор 2, триггеры 3, 8, 13, элемент НЕ 4, элемент И-НЕ 5, элемент И-ИЛИ 6, счетчик 7, блок 9 памяти, узел 10 поразрядного сравнения, шинный формирователь 11, мультиплексоры 12, 14. Изобретение дает возможность увеличивать скорость обработки вектора прерывания и количество обрабатываемых инициативных сигналов, а за счет получения сигнала прерывания по изменению входного сигнала получить информацию о динамике функционирования объекта. 1 ил.

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

ИСПОЛИН

{19) {Ш (51) 5 {. 06 Р 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCH0MY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ по изоБ етениям и отнеытиям

ПРИ ГКНТ СССР (21) 4620549/24-24 (22) 13.09.88 (46) 15.10.90.Вюл. М 38 (71) Центр по наладке и техническо-, му обслуживанию средств автоматики и систем управления на континенталь- ном шельфе Союза ССР "Шельфнефтегаз- . автоматика" (72) Д.И.Бесантин, Л.Н.Иухлаев и Н.Д.Абдуллаев (53) 681.325(088.8) (56) Авторское свидетельство СССР

И - 1283768, кл. { 06 F 9/46, 1985.

Собятка 3. и Стары Я.,Микропроцессорные системы, М.: Энергоиздат, с. 153, 154, 1981.

2 (54) УСТРОЙСТВО ДЛЯ ЦИКЛИЧЕСКОГО ОП-.

РОСА ИНИЦИАТИВНЫХ СИГНАЛОВ (57) Изобретение относится к вычислительной технике и предназначено для использования в системах управления технологическими процессами.

Целью изобретения является повышение быстродействия. Устройство содержит счетчики 1,7, коммутатор 2, триггеры 3,8, 13, элемент НЕ 4, элемент

И-НЕ 5, элемент И-ИЛИ 6, счетчик 7, блок 9 памяти, узел 10 поразрядного сравнения, шинный формирователь 11, мультиплексоры 12, 14. Изобретение дает возможность увеличивать скорость

3 1599858 4 обработки вектора прерывания и коли-! чество обрабатываемых инициативных сигналов, а за счет получения сигнала

Изобретение относится к вычислительной технике и предназначено для 10 использования в системах управления технологическими процессами, цен-тральным ядром которых является микро ЭВИ или микропроцессор.

Целью изобретения является повышение быстродействия устройства.

На чертеже приведена структурная схема устройства.

Устройство содержит счетчик 1, коммутатор 2, триггер 3, элемент 20

HE 4, элемент И-НЕ 5, элемент ИИЛИ 6, счетчик 7, триггер 8, блок 9 памяти, узел 10 поразрядного сравнения, шинный формирователь 11, мультиплексор 12, триггер 13, мультиплексор 14, вход 15 сброса устройства, тактовый вход 16 устройства, запросные входы 17 устройства, выход

18 прерывания устройства, информационные выходы 19 устройства, вход

20 опроса устройства.

Устройство работает следующим об-, разом.

При включении питания по сигналу -, предварительной установки на входе

15 устанавливаются в нулевое состояние счетчик 1, счетчик 7, триггер 13 и триггер 8.

Сигнал "0" с выхода мультиплексора 12 поступает на вход триггера 3 40 и разрешает установку его в нулевое состояние передним фронтом импульса с входа .16. По окончании сигнала на входе 15 импульсы с входа 16 запускают через элемент 5 счетчик 7. На 45 информационные входы блока 9 поступасет восемь первых разрядов информации ., через коммутатор 2, соответствующйх адресу группы на счетчике 1. Тот же адрес группы устанавливается на адрес- 50 ных входах блока 9. В момент времени, определяемый появлением заднего фронта восьмого сигнала на входе 16, со счетчика 7 поступает сигнал записи на вход блока 9, обеспечивающий запись информации в ячейку блока 9. По переднему фронту следующего импульса с хвода 16 снимается сигнал записи прерывания по изменению входного сигнала- получить информацию о динамике функционирования объекта. 1 ил. в блоке 9, через элемент 6 сбрасывается счетчик 7 и в счетчик 1 заносится следующий адрес группы, поступающий на адресные входы блока 9 и коммутатора 2. На информационные входы блока 9 поступает восемь вторых разрядов информации через коммутатор 2..

Затем процесс повторяется аналогично описанному, переключая счетчик 1 цо его переполнения. При этом сигнал переполнения с выходя счетчика 1 устанавливает триггер 8 в единичное состояние, разрешив, работу мультиплексора 12. Описанный цикл является установочным. Он выполняется один раз при включении устройства, обеспечивая запись в блок 9 исходного состояния входных инициативных сигналов.

При его выполнении устройство не формирует запроса прерываний.

Во втором и последующих IIHKJIBx описанный процесс повторяется. Однако, кроме записи информации в блок 9 с выходов счетчика 7, на мультиплексор

12 последовательно вьдаются коды ад-

Реса опроса выходов узла 10 поразрядного сравнения, на котором осуществляется сравнение инициативных сигналов, поступивших через коммутатор

2, с их состоянием, записанным в блоке 9 в предьдущем цикле. При несравнении на соответствующем выходе узла

10.-поразрядного сравнения появляется уровень "1 и.при подаче со счвтчика

7 соответствующего данному выходу адреса опроса на выходе мультиплексора 12 появляется сигнал, взводящий триггер3, который формирует общий запрос прерывания на выход 18 и взводит триггер 13, который через элемент 5 останавливает счетчик 7. По получении запроса прерывания центральный процессор формирует сигнал опроса на.вход 20, по фронту появления низкого уровня которого сбрасывается триггер 3 и на выходы 19 с шинного формирователя 11 поступает байт информации, который состоит из кода номера группы входных сигналов (4 разряда), кода номера инициативного сигнала в

9858 6

5 данной группе (3 разряда) и кода, определяющего направление вектора изменения инициативного сигнала (1 разряд), формируемого на мультиплексоре 14, появлением на его выходе соответствующего логического сигнала.

По фронту появления высокого уровня сигнала на входе 20 переходит в нулевое состояние триггер 13, разрешая работу через элемент 5 счетчика

7., В дальнейшем процесс повторяется аналогично. шинного формирователя и с адресными входами мультиплексоров, выход первого мультиплексора соединен с информационным входом шинного формирователя, вторая группа информационных входов которого соединена с адресны: ми входами коммутатора. и блока памяI ти и с выходами второго счетчика, выход переполнения которого соединен

Формула изобретения и третьего триггеров, выходы шинного формирователя являются группой информационных выходов устройства, информационные входы коммутатора являются закрытыми входами устройства.

Составитель Y.

Техред g.дндык

Кудряшев

Корректор О. Пипле й»

Редактор А.Маковская

Заказ 3144 Тираж 571 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101

Устройство для циклического опроса инициативных сигналов, соцержащее первый счетчик, коммутатор, первый триггер, элемент НЕ, о т и ч а ю— щ е е с я тем, что, с целью повы- i шения быстродействия, в устройство введены второй и третий триггеры, узел поразрядного сравнения, элемент

И-HAH шинный формирователь, два мультиплексора, элемент И-НЕ, второй

;счетчик и блок памяти, информационные входы которого соединены с выходами коммутатора, е информационными входами первого мультиплексора и с первой группой входов узла поразрядного сравнения, выходы которого соединены с информационными входами второго мультиплексора, вторая группа входов узла поразрядного сравнения соединена с выходами блока памяти, вход разрешения записи которого соединен с выходом последнего разряда первого счетчика и с первым входом элемента И-ИЛИ, выходы с первого до предпоследнего группы выходов первого счетчика соецинены с первой группой информационных входов с единичным входом первого триггера, инверсный выход которого соединен с управляющим входом второго мультиплексора, выход котрого соединен с информационным входом второго триггера, вход сброса которого соединен .с управляющим входом шинного формироватяля, с тактовым входом третьего триггера и с входом опроса устройства, тактовый вход которого соединен с вторым входом элемента И-ИЛИ, с первым входом элемента И-HE и с тактовым входом второго триггера, прямой выход которого является выходом прерывания устройства и соединен с информационным входом третьего. триггера, инверсный выход и установочный вход которого соединен соответственно с вторым входом элемента И-НЕ и с инверсным выходом второго триггера, выход эллемента И-НЕ соединен со счетным входом первого счетчика, выход элемента И-ИЛИ соединен с входом сброса первого счетчика и со счетным входом второго счетчика, вход сброса которого соединен с входом сброса устройства, с третьим и четвертым входами элемента И-ИЛИ и через эле.",с мент НŠ— с входами сброса первого