Устройство для распределения заданий по процессорам

 

Изобретение относится к вычислительной технике и может быть использовано для распределения заданий в многопроцессорных вычислительных системах. Целью изобретения является повышение достоверности функционирования. Устройство содержит блок 1 управления, регистры 2, 3, регистр 4 сдвига, блок 5 определения загрузки процессоров, элементы 6, 7 задержки, элемент И 8, элемент ИЛИ 9, блок 10 элементов И, группу 11 блоков элементов И, блок 12 определения номера процессора с минимальной загрузкой, элементы И 13 - 15, элемент ИЛИ 16, триггер 17, блок 18 элементов И, блок 19 запоминания информации, блок 20 элементов И, элемент ИЛИ 21, входы 22 числа задач в задании, 23 задания времени выполнения задач, 24 номера распределяемого задания, выход 25 номера задания устройства, вход 26 режима коррекции загрузки устройства, формирователи 27, 30, 33 импульсов, триггеры 28, 31, элементы И 29, 32, элемент ИЛИ 34, генератор 35 импульсов. Цель достигается введением новых элементов и связей. 3 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

80„„1605250

А1 (Sl)5 Г 06 Е 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР

21) 4626224/24-24 (22) 26.12.88 (46) 07.11.90. Бюп. N - 41 (72) А.И.Соколов, А.Н.Авдонин, В.П.Козыренко и В.П.Тимченко (53) 681.32(088.8) (56) Авторское свидетельство СССР

У 1283764, кл. G 06 F 15/20, 1985.

Авторское свидетельство СССР

И 1022164, кл. С 06 F 9/06, 1983. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ ПО ПРОЦЕССОРАИ (57) Изобретение относится к вычислительной технике и может быть использовано для распределения заданий в многопроцессорных системах. Целью изобретения является повышение достоверности функционирования. Устройство содержит блок 1 управления, реЛ

2 гистры 2, 3, регистр 4 сдвига, блок

5 определения загрузки процессоров, элементы 6, 7 задержки, элемент И 8, элемент ИЛИ 9, блок 10 элементов И, группу 11 блоков элементов И, блок

12 определения номера процессора с минимальной загрузкой, элементы

И 13-15, элемент ИЛИ 16, триггер 17, блок 18 элементов И, блок 19 запоминания информации, блок 20 элементов

И, элемент ИЛИ 21, входы 22 числа задач в задании, 23 задания времени выполнения задач, 24 номера распределяемого задания, выход 25 номера задания устройства, вход 26 режима коррекции загрузки устройства, формирователи 27, 30, 33 импульсов,триггеры 28, 31, элементы И 29, 32,элемент ИЛИ 34, генератор 35 импульсов.

Цель достигается введением новых элементов и связей, 3 з.п. ф-лы,4 ил, 1605250

Изобретение относится к вычислительной технике и может быть использовано для распределения заданий в многопроцессорных вычислительных си- 5 стемах.

Цель изобретения — повышение достоверности функционирования.

На фиг. 1 представлена функциональпая схема устройства; на фиг. 2 функциональная схема блока определения загрузки процессоров; на фиг. 3функциональная схема блока определения номера процессора с минимальной загрузкой; на фиг. 4-;функциональная схема блока запоминания информации.

Устройство содержит блок 1 управления, регистры 2 и 3, регистр 4 сдвига, блок 5 определения загрузки процессоров, элементы 6 и 7 задержки. элемент И 8, элемент ИЛИ 9, блок 10, элементов И, группу 11 блоков элементов И, блок 12 определения номера процессора с минимальной за1рузкой, элементы И 13-15, элемент ИЛИ 16, триггер 17, блок 18 элементов И, блок 19 запоминания информации, блок

20 элементов И, элемент ИЛИ 21, входы 22 — числа задач в задании, 23

30 задания времени выполнения задач,.

24 — номера распределяемого задания устройства, выход 25 номера задания устройства, вход 26 режима коррекции загрузки устройства, формирователь 27 импульсов, триггер 28, элемент И 29, 35 формирователь 30 импульсов, триггер

31, элемент И 32, формирователь 33 импульсов, элемент ИЛИ 34, генератор

35 импульсов, элемент И-НЕ 36, формирователь 37 импульсов, элемент . НЕ 38, блок 39 элементов НЕ, блок 40 элементов И, генератор 4 1 импульсов, блок 42 элементов задержки, блок 43 счетчиков, группу 44 блоков элементов И, группу 45 блоков элементов

ИЛИ, блок 46 сумматоров, группу 47 блоков элементов И, блок 48 регистров, регистр, состоящий из триггеров 49, блок элементов И 50, блок элементов И-НЕ 51, группы блоков эле- 50 ментов И 52-54, блоки элементов ИЛИ

55-57, элемент И 58, входы 59 — информационный, 60 — установки, 61 сброса, 62 - разрешения работы блока определения экстремального числа, 55 группу блоков элементов И 63, группу элементов ИЛИ 64, группу блоков элеменч оВ ИЛИ 65, группу регистров

66, группу элементов 67 задержки, входы 68 — информационный, 69 — записи, 70 — циклической перезаписи, 71 — начальной установки блока запоминания информации.

Устройство работает следующим образом.

Если устройство готово для распределения, то на выходе триггера 17 будет сформирован единичный сигнал, который разрешит запись через входы

22-24 устройства кодов числа необходимых процессоров, времени выполнения каждой задачи и номера задания соответственно в регистр 4, блок 19 и регистр 2. При этом на выходе элемента ИЛИ 9 появится единичный сигнал, который установит триггер 17 в нулевое состояние, чем будет запрещена запись информации в устройство. В это же время на вход пуска блока 1 будет подан единичный сигнал, который разрешит работу блока 1. Триггер 28 переводится в единичное состояние, единичный сигнал с выхода триггера 28 разрешает прохождение импульсов с генератора 35 через элемент И 29 на первый выход: блока 1. Единичные импульсы с первого выхода блока 1 постут ают на вход блока 12 и разрешают его работу. Единичные импульсы с выхода блока 1 через элемент 7 поступают на вход регистра 3 и разрешают запись в него кодов номеров процессоров, выбранных в блоке

12, Коды номеров, выбранных для распределения процессоров, с инверсного выхода регистра 3 поступают на вход блока 10 элементов И и через вход блока 1 на вход элемента ИЛИ 34. По единичному сигналу с выхода элемента

ИЛИ 34 формирователем 33 будет сформирован единичный импульс, который сбросит в "0" триггер 28 и установит в "1" триггер 31 ° На этом заканчивается фаза поиска подходящих для распределения процессоров.

Единичный сигнал с выхода триггера 31 разрешает прохождение импульсов с выхода генератора 35 через элемент И 32 на вход блока 10 элементов

И и через элемент 6 на вход регистра

4 и вход блока 19. На выходах некоторых элементов блока 10 элементов И появляются единичные сигналы, которые разрешают формирование новых кодов загрузки для соответствующих проиесi 605 5() 40

1. Устройство для распределения заданий по процессорам, содержащее блок управления, два регистра, регистр сдвига, два элемента задержки, элемент И, элемент ИЛИ, блок элементов И, группу блоков элементов И,блок определения номера процессора с минимальной загрузкой, причем выход первого регистра подключен к информационным входам блоков элементов И группы, выходы которых подключены к выходам номера задания устройства, выход первого блока элементов И подключен к управляющим входам блоков элеменсоров блоком S, прохождение ггс мера задания через соответствующие блоки, группы 11 блоков элементов И и» выход 25 устройства, а также устанавливают в единичное состояние соответствующие триггеры регистра 3 и сбрасывают в "0" соответствующие триггеры регистра 4 и регистры группы регистров 66 блока 19. Фаза распределения завершается, если сброшены все триггеры регистра 4 или установлены в все триггеры регистра 3 ° Если все триггеры регистра 3 в единичном состоянии и есть еще нераспределенные за дачи, то единичный сигнал с выхода элемента И 14 поступает на вход пуска блока 1 и через элемент ИЛИ 16 на вход останова блока 1, что приводит к возобновлению фазы поиска. Ра- 20 бота устройства заканчивается, если все триггеры регистра 4 установлены в "0". При этом все триггеры регистра

3 устанавливаются в единичное состояние, а триггер 17 устанавливается 25 в "1", разрешая тем самым запись в устройство информации о следующем за— дании.

Если во время работы устройства по входу 26 поступил сигнал низкого уров- 30 уровня от любого из процессоров (процессор закончил выполнение очередной задачи), то единичным сигналом с выхода блока 5 все триггеры регистра

3 будут установлены в единичное состояние, а сигнал низкого уровня с выхода блока 5 запретит работу блока 1. В это время в блоке 5 будет сформирован новый код загрузки для данного процессора. Ila этом фаза коррекции заканчивается. Работа уст.ройства возобновляется с фазы поиска., Формула и з о б р е т е н и я т< в И груп ш<, входам у<.т»новкiс B

"0" <серного регистра и регистр» сдвига, прямой выход кот<,рого подкчючен к первому информ»пи< иному вхс<ду первого бчока элементов И и к входу первого элемента ИЛИ, инверсный выход регистра сдвига подключен к Вхо ду первого элемента И, первый выход блока управления подключен к входу разрешения работы блока определения номера процессора с минимальной загрузкой и через первый элемент задержки подключен к синхровходу второго регистра, прямой выход и информационный вход которого подклк<чены соответственно к входу установки и выходу блока отгределения номер» процессора с минимальной загрузкой, инверсный выход второго регистр» подключен к второму информационному входу первого блока элементов И, г<ходу сброса блока определения номер» процессора с минимальной загрузкой и к входу кода номера процессор» блок» управления, второй выход которого подключен к управляющему входу первого блока элементов !1è через втсрой элемент задержки к синхровходу регистр» сдвига, о т л и ч » ю щ е е с я тем,,что, с целью повышения достоверности функционирования, в него введеньс три элемента И, дв» элемента ИЛИ, триг— гер, два блока элементов И, блок запоминания информ»ции и блок определения загрузки процессоров, причем первый, второй и третий выходы бпока опрс .деления загрузки процессоров подключены соответственно к информационному входу блока определения номер» процессора с минимальной за— грузкой, первому входу второг< элемента ИЛИ и к входу режим» прерия»ния работы блока управления, вход останова Kc òîðîãо подключен к выходу третьего элемента ИЛИ, выход второго элемента ИЛИ подключен к синхровходу второго регистра, прямой выход кото— рого подключен к входу второго эле— мента И,-выход которого и< дключен к первому входу третьго элемент» И, выход которого подключен к вх< ду пуска блока управления и к tt< р« му нхо— ду четвертого элемент» И, пер«ый, второй и третий входы б;<<к,t <прсделения загрузки процессор<и< п.»ч«<п«чены соответственно к входу р жпм» коррекции заг рузки устрой ст t<;!, !. «t <х;су первого блока элементс в 11 и t, t t! ду

7 1605250 8 блока запоминания информации, инфоР мационный вход, вход записи, вход циклической перезаписи и вход начальной установки которого подключены

5 соответственно к входу задания времени выполнения задач устройства,выходу триггера, выходу второго элемен— та задержки и к выходу первого блока элементов И. выход первого элемента

ИЛИ подключен к вторым входам третье—

ro и четвертого элементов И и к входу установки в "0" триггера, выход первого элемента И подключен к второму входу Второгo и к IIppBQM Bxopv Tpp тьего элементов ИЛИ, синхровходу первого регистра и к входу уста.новки в

"1" триггера, выход которого подключен к управляющим входам второго и третьего блоков элементов И, инфор- 20 мационные входы которых подключены соответственно к входу номера рас пределяемого задания устройства и к входу числа задач в задании устройства, выходы второго и третьего 25 блоков элементов И подключены соответственно к информационным входам первого регистра и регистра сдвига, последовательный выход которого подключен к последовательному входу регистра сдвига, выход четвертого элемента И подключен к второму входу третьего элемента ИЛИ.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок уп35 равления содержит три формирователя импульсов, два триггера, два элемента И, элемент ИЛИ, генератор импульсов, причем вход пуска блока соединен с входом первого формировате- 40 ля импульсов, выход которого соединен с входом установки первого триггера, выход которого соединен с первым входом первого элемента И, информационный вход блока соединен с входом эле- 45 мента ИЛИ, выход которого соединен с входом третьего формирователя импульсов, выход которого соединен с входом сброса первого триггера и входом установки второго триггера, вход останова блока соединен с входом второго формирователя импульсов, выход которого соединен с входом сброса второго триггера, выход которого соединен с первым входом второго эле55 мента И, вход режима прерывания работы блока соединен с вторыми входами первого и второго элементов И, выход генератора импульсов соединен с третьими входами первого и втпрпго элементов И, выходы которых подключены соответственно к первому и второму выходам блока.

3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок определения загрузки процессоров содержит элемент И-НЕ,формирователь импульсон, элемент НЕ, блок элементов

НЕ, блок элементов И, генератор импульсов, блок элементов задержки, блок счетчиков, две группы блоков элементов И, группу бло- >

КоВ элементов ИЛИ, блок сумматоров, пр -.чем первый вход блока соединен с входом блока элементов НЕ, управляющим входом блока элементов И и входом элемента И-НЕ, выход которо го соединен с входом формирователя, импульсов, выход которого соединен с вторым выходом блока и входом элемента НЕ, выход которого является третьим выходом блока, выход генератора импульсов соединен с входом блока элементов И, второй вход блока соединен с управляющими входами блоков элементов И второй группы, третий вход блока соединен с информационными входами блоков элементов И второй группы, выходы которых соединены с первыми входами блоков элементов ИЛИ группы, выходы которых соединены с входами блока сумматоров, выход которого является первым выходом блока, выход блока элементов НЕ соединен с входом блока элементов задержки и управляющими входами блоков элементов И первой группы, выход блока элементов задержки соединен с входом установки блока счетчиков, выход блока элементов И соединен с вычитающим входом блока счетчиков, выходы которого соединены с информационными входами блоков элементов И первой группы, выходы которых соединены с вторыми входами блоков элементов ИЛИ группы.

4. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок запоминания информации содержит группу блоков элементов И, группу элементов

ИЛИ, группу блоков элементов ИЛИ, группу регистров, группу элементов задержки, причем информационный вход блока соединен с информационными входами блоков элементов И группы, вход записи блока соединен с первыми входами элементов ИЛИ группы. и управ7б05250

70 ляющими входами блоков элементов И группы, вход циклической перезаписи блока соединен с вторыми входами элементов ИЛИ группы, вход начальной установки блока через элементы задержки группы соединен с входами сброса регистров группы, выходы блоков элементов И группы соединены с первыми входами соответствующих блоков элементов ИЛИ группы, выходы элементов ИЛИ группы соединены с управляющими входами соответствующих регистров группы, выходы блоков элементов.ИЛИ группы соединены с инфор мационными входами соответствующих регистров группы, выходы которых соединены с выходом блока, выход К-го регистра группы соединен с вторым входом (К+ 1)-го блока элементов ИЛИ группы, К = 1, И-1, М вЂ” количество ререгистров в группе, выход М-го регистра группы соединен с вторым входом первого блока элементов ИЛИ группы.

1605250 фиг.4

Составитель M.Ñèëèí

Техред Л.Сердюкова Корректор A.Осауленко

Редактор Н.Тупица

Заказ 3454 Тираж 569 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С

СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательскии комбинат Патент, г. Уж р д, у и

У го о л. Гагарина 101 ю