Вычислительный блок матричного устройства для решения дифференциальных уравнений в частных производных

 

Изобретение относится к вычислительной технике и предназначено для построения устройств для решения задач математической физики, описываемых дифференциальными уравнениями в частных производных. Целью изобретения является повышение точности решения. Цель достигается тем, что вычислительный блок матричного устройства для решения дифференциальных уравнений в частных производных содержит узел 1 памяти, узел 2 сдвига, преобразователь 3 кода, сумматор 4, узел 5 буферной памяти, кодирующий преобразователь 6, первый и второй регистры 7 и 8 приращений, накапливающий сумматор 9, первый и второй регистры 10 и 11 суммы приращений, первый и второй коммутаторы 12 и 13, узел 14 управления. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5l)g С 06 Р 15/31, 15/328

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

Рис.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ fHHT СССР (21) 4630721/24-24 (22) 03. 01 .89 (46) 07. 11.90. Бюл. N 41 (71) Донецкий политехнический инсти.тут и Институт кибернетики им. В.M.Ãëóøêoâà (72) В.П.Боюн, Л. Г. Козлов, l0. В.Ладыженский и Г.А.Серга (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 800997, кл. G 06 F 15/31, 1979.

Авторское свидетельство СССР

Ф 1277134, кл. G 06 F 15/31, 1985.

ÄÄSUÄÄ 1605253 А 1

2 (54) ВЫЧИСЛИТБП НЫЙ БЛОК МАТРИЧНОГО

УСТРОЙСТВА ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ В ЧАСТНЫХ ПРОИЗВОДНЫХ (57) Изобретение относится к вычислительной технике и предназначено для построения устройств для решения задач математической физики, описываемых дифференциальными уравнениями в частных производных. Целью изобретения является повышение точности решения. Цель достигается тем, что вычислительный блок матричного устройства для решения дифференци1 605 25.3 щений, накапливающий сумматор 9, первый и второй регистры 10 и 11 суммы приращений, первый и второй ком5 мутаторы 12 и 13, узел 14 управления. 3 ил.

Изобретение относится к вычислительной технике и предназначено для построения устройств для решения за- f5 дач математической физики, описываемых дифференциальными уравнениями в частных производных.

Цель изобретения - повышение точности решения. 20

На фиг.1 приведена схема вычислительного блока; на фиг. 2 — схема узла буферной памяти; на фиг.3 — схема узла управления.

Вычислительный блок содержит узел 25

1 памяти, узел 2 сдвига, преобразователь 3 кода, сумматор 4, узе ; 5 буферной памяти, кодирующий преобразователь 6, первый 7 и второй 8 регистры приращений, накапливающий сумматор 9, первый 10 и второй 11 регистры суммы приращений, первый 12 и второй 13 коммутаторы, узел 14 управления, выход 15 значения дополнительного кода старшего разряда пра35 вой части управления вычислительноro блока, вход 16 исходных данных разностной схемы вычислительного блока, с первого по четвертый информационные входы 17-20 вычислитель40 ного блока, выход 21 приращения вычислительного блока, вход 22 запуска вычислительного блока, с первого по двадцать четвертый выходы 23-46 узла управления. 45

Узел 5 буферной памяти предназначен для хранения остатка значения функции четного и нечетного узлов от предыдущей итерации и содержит два регистра 47 и 48 соответственно старших и младших разрядов, две груп" пы 49 и 50 элементов И, группу 51 элементов ИЛИ и триггер 52. (I

Ц, + (-4 ) Ф< (+ 1

U .. +

1+ii)+l (к (), + 1+ (кн)

1,)Ф< l,)4-4 (K+ l) с) (); +

+ Ь; (2) (3) (4) — (к)

f -LU),) )Ф вЂ” (к) " (,)и1 (K1

1,) (K1

1,) tt (5) (6) альных уравнений в частных производных содержит узел 1 памяти, узел 2 сдвига, преобразователь 3 кода, сумматор 4, узел 5 буферной памяти, кодирующий преобразователь 6, первый и второй регистры 7 и 8 прира- .

Узел 14 управления содержит генератор 53 тактовых импульсов, три счетчика 54-56, два дешифратора 57 и 58, четыре триггера 59-62, дгадцать шесть элементов И 63-88, двенадцать элементов ИЛИ 89-100 и элемент НЕ 101.

Вычислительный блок используется для решения дифференциальных уравнений в частных производных в составе матричного устройства, содержащего матрицу вычислительных блоков, с помощью которой реализуется соответствующая разностная схема. В двух соседних узлах сеточной области решаются дифференциальные уравнения, которые после линеаризации и аппроксимации сводятся к зависимости вида (Ki (к) (K)

=a U, +Ь; U °, +

<-3,) ll) (Ф1,) (к) ()

+ с 3 (),j-l )(,) ()1 j+i д) (1) Алгоритм работы вычислительного блока представляется в следующем виде: (Ц вЂ” (K)

=R ° +а hv +

1ф) l,) Ili) — (K) — (K)

+ b1 ьU(, + c(ДU, ° +, — (к)

+ a;,) Д(),)+! (К1 — (K+l)

= К; °,+с(< Б„< (+Ь ДБ, + ) < (-1, ) . — (К+а)

+ с U; +

-ч ) " "J — (к+ )

+ а,;„hvij

160525 (kl а,) (7) (к}

I,) tl (кн)

"1,)Ф! о В (8) 5

40 — индексы строки и столбца сеточной области;

k — номер итерации;

U — искомое решение задачи в узлах сетки;

f — правая часть разностных уравнений;

11 .,„ — значения приращения фун1, 1+ 1 кции для четного и нечетного узлов (черточка означает старший значащий разряд).

Вычислительный блок работает следующим образом.

На вход 16 вычислительного блока поступает дополнительный код числа 25 итераций, который по сигналу с входа 22 заносится в счетчик 55 (итераций) узла 14 управления. По этому же сигналу счетчик 54 обнуляется и устанавливается в единичное состоя- 30 ние триггер 59, который открывает элемент И 63, и первый тактовый импульс с генератора 53 переключает счетчик 54 в состояние "1". На первом выходе дешифратора 57 устанавливается сигнал "1" (состояние а,).На выходе 23 узла 14 управления вырабатывается сигнал, по которому обнуляются регистры 7, 10 и 11 и регистр

48 младших разрядов узла 5. В этом же состоянии устанавливаются в нулевое состояние триггер 62 (итерации), в единичное состояние триггер

60 (записи), через элемент 89 в нулевое состояние устанавливается триг- 45 гер 61 (четно-нечетной итерации) и через элемент 90 обнуляется счетчик 56 (адреса).

В следующем такте (состояние а ) осуществляется запись с входа 16 в прямом коде коэффициентов а;1, Ь,, с °, d - 1 для четных узлов в

1 э узел 1 йамяти по адресам фф1, ф1, фф! 1, g i gg ф1ф1 соответственно.Для этого в состоянии а открываются элементы И 74 и 78. Импульсы с генератора 53 тактовых импульсов через элементы И 74 и ИЛИ 92 блокируют переключение счетчика 54 в следующее

6 состояние, а через элементы И 78 и ИЛИ 93 переключают счетчик 56 адреса в соответствующее состояние (Я1, 1, 611, 1,6ф, 1 1) . Кроме того с выхода элемента И 78 на выход 24 узла 14 управления поступают сигналы записи для узла 1 памяти.

Для каждого состояния счетчика 56 адреса на вход 16 вычислительного блока поступает соответствующий прямой код коэффициентов.

Как только записан последний коэффициент (-1) (счетчик 56 адреса установится в состояние 1)1), выход

46 дешифратора 58 через элемент НЕ

101 блокирует элемент И 74 и счетчик 54 устанавливается в следующее состояние (а ). В этом состоянии через элементы И 67 и ИЛИ 90 обнуляется счетчик 56 адреса, через элементы И 67 и ИЛИ 91 устанавливается в единичное состояние триггер 61 четно-нечетной итерации, через элементы

И 75 и ИЛИ 92 счетчик 54 переключается в состояние а .

В этом состоянии аналогично описанному осуществляется запись в прямом коде коэффициентов а; <

Ь < 1,, с,> «, d ° +,, — 1 для нечетных узлов в узел 1 памяти по адресам 1 ф1, 1 2, 1 11, 1 1Я,111о1 соответственно. Различие только в том, что на вход 16 вычислительного блока подаются коэффициенты для нечетных узлов.

После записи всех коэффициентов счетчик 54 находится в состоянии аэ.

В этом состоянии через элемент И 64 триггер 60 записи обнуляется, через элементы И 64 и ИЛИ 90 обнуляется счетчик 56 адреса, через элементы

И 64 и ИЛИ 89 обнуляется триггер 61 четно-нечетной итерации и через элементы И 73 ч ИЛИ 92 счетчик 54 переключается в состояние а . Начинается вычисление решения на нулевой итерации. В этом состоянии открываются элементы И 80, ИЛИ 98 и на выходы 25 и 26 узла 14 управления выдаются сигналы. По сигналу на выходе 26 триггер 52 узла 5 устанавливается в единичное состояние и по. сигналу на выходе 25 значение в дополнительном коде через группу

49 элементов И узла 5 заносится в регистр 47 старших разрядов узла 5.

В следующем такте счетчик 54 узла управления устанавливается в состо1605253 яние а и через элемент И 81 на вы— з ход 27 выдается управляниций сигнал, по которому в сумматор 4 заносится

f из узла 5 и в сумматор 9 — нулевой код.

Счетчик 54 узла 14 управления переключается в состояние а и через элементы И 83 и ИЛИ 94 на выход 30 выдается управляющий сигнал. По этому управляющему сигналу в регистр

48 младших разрядов узла 5 с выхода сумматора 4 заносится fj,>, в регистр 7 приращений записывается доголнительный код числа с единицей в старшем разряде, который формируется в кодирующем преобразователе 6 из кода правой части уравнения

В следующем состоянии счетчика 54 (а ) через элементы И 84 и ИЛИ 95 на выход 31 узла 14 управления выдается управляющий сигнал, по которому в сумматоре 9 происходит суммирование дополнительного кода старшего разряда f, с кодом числа,хранящимся в сумматоре 9. По тактовому импульсу с выхода генератора 53 счетчик 54 переключается в состояние а . В этом состоянии через элементы И 85 и ИЛИ 96 с выхода 32 выдается сигнал, по которому резуль.тат сложения с выхода сумматора 9 заносится в регистр 10 суммы приращений. В следующем состоянии (а7) для четной итерации (триггер 61 четно-нечетной итерации равен нулю) через элементы И 66 и ИЛИ 9 1 триггер 61 четно-нечетной итерации устанавливается в единичное состояние (т.е., начинается нечетная итерация) и одновременно через элемент

ИЛИ 92 счетчик 54 переключается в состояние а . Начинается вычисление решения на йулевой итерации в нечетном узле.

Алгоритм вычисления решения в нечетном узле аналогичен алгоритму вычисления решения в четном узле на нулевой итерации. Различия заключа-, ются в следующем. В состоянии а на вход 16 подается дополнительный код правой части f„ уравнения для нечетной итерации. Работа узла 14 управления в состоянии а аналогиЭ чна описанному для четной итерации.

В состоянии а, кроме сигнала с выхода 30 узла 14 управления (аналогично вычиспению решения в четном узле), через элемент И 70 выдается сиг5

55 нал на выход 28 и через элементы

ИЛИ 97 и 98 на выходы 25 и 28 узла

14 управления. По сигналу на выходе

28 триггер 52 устанавливается в нулевое состояние и своим инверсным выходом открывает группу 50 элементов И, и по сигналу на выходе 25 информация из регистра 48 младших разрядов узла 5 через группу 50 элементов И записывается в регистр 47 старших разрядов узла 5. Кроме то- го, по сигналу с выхода 28 триггер

62 итерации устанавливается в единичное состояние (т. е., начинается ненулевая итерация) и по сигналу с выхода 29 информация из регистра 7 записывается в регистр 8.

Работа узла 14 управления в состоянии а и а для четного и нечетного узлов на нулевой итерации полностью идентична. В состоянии а и а8 для нечетного узла на нулевой итерации на выход 15 выдаются значения суммы приращений из регистров 11 и 10 соответственно. Для этого через элементы И 87 и ИЛИ 99 на выход 33 узла 14 управления выдается управляющий сигнал, по которому дополнительный код старшего разряда правой части уравнения для четного узла из регистра 11 через коммутатор t2 подается на выход

15, а потом через элементы И 72 и

ИЛИ 100 выдается управляющий сигнал, по которому дополнительный код старшего разряда правой части уравнения для нечетного узла из регистра 10 через коммутатор 12 подается на выход 15. По этому же управляющему сигналу через элемент ИЛИ 92 узел 14 управления переключается в состояние а

Далее начинается вычисление решения в четном (триггер 61 в нулевом состоянии) узле на первой итерации (т.е., ненулевой итерации — триггер

62 итерации в единичном состоянии).

Для этого через элементы И 65 и

ИЛИ 89 триггер 61 четно-нечетной итерации узла 14 управления устанавливается в нулевое состояние и через элемент И 77 содержимое счетчика 55 итераций увеличивается на единицу.

Если это не последняя итерация (нет сигнала переполнения с выхода счетчика 55 итераций),то счетчик 54 узла 14 управления переходит в состояние аз.

1605253

В этом состоянии осуществляются следую).(ие операции. Через элементы

И 68 и ИЛИ 90 обнуляетс)) счетчик 56 адреса, с выхода элемента И 81 выда5 ется управляющий сигнал, по которому в сумматор 4 заносится остаток значения функции в четном узле из регистра 47 старших разрядов узла 5, а в сумматор 9 — значение суммы приращений в четном узле из регистра 11.

По сигналу с выхода 25 в регистр 47 старших разрядов записывается информация из регистра 48 младших разрядов узла 5 и по сигналу на выходе 35 в регистр 11 заносится содержимое регистра 10. Вычисляют значение функции в четном узле. Для этого в состоянии а(, открывается элемент И 79 и вьдает управляющий сигнал на выход 36 по каждому тактовому сигналу с выхода генератора 53.

Кроме того, по каждому тактовому сигналу через элемент ИЛИ 93 на еди- 25 ницу увеличивается содержимое счетчика 56 адреса, который поступает на адресные входы узла 1 памяти. Каждому состоянию счетчика 56 адреса соответствует пять выходов дешифратора 58, которые подаются на входы коммутатора 13. В этом же состоянии через элемент И 76 по каждому тактовому сигналу блокируется переключение счетчика 54 в другое состояние.

Узел 2 сдвига осуществляет сдвиг коэффициентов а;, Ь,, с,, d;> на число разрядов, равное номеру старшего единичного разряда соответствующего кода приращения $ U;+1 .+„ тем самым осуществляется умножение этих коэффициентов на приращения переменной.

Преобразователь 3 кода формирует дополнительный код инкремента этих

45 произведений, который поступает на сумматор 4, гдег(зоисходит накопление суммы а,, ДБ,, + Ь, Ю;, > + дующем такте происходит вычитание приращения, сформированного в дан— (к) ном вычислительном блоке ДП; . Ес-(,и.( ли обозначить f — g U через

R (") — остаток от предьдущей итера1, ) ции, то в сумматоре 4 формируется приращение ()П, ) = R + а; ЬU, +55 к+!) (к), — (к), +™) ° ((к)() +ь) ("1

+ Ь(,;ац(Ф,; + с i у;) 1+d.3ÜU;„. из которого с помощью кодирующего преобразователя 6 вьделяется приращение QU к") в виде старю!его зна-! — (ki!) чащего разряда кода ()(), и фор") мируется его дополнительный код.

Как только счетчик 56 адреса устанавливается в состояние 1к)1, на выходе 46 появляется управляющий сигнал, который через элемент HE (01 закрывает элемент И 76 и счетчик 54 узла 14 управления переключается в состояние а .

В этом состоянии срабатывает элемент И 69 и через элемент ИЛИ 90 обнуляется счетчик 56 адреса, через элементы ИЛИ 94 и 97 вьдаются управляющие сигналы. По сигналу с выхода

29 в регистр 8 заносится информация из регистра 7 приращений, т.е. — (к)

ДБ; 1 для нечетного узла. По сигналу с выхода 30 в регистр 48 младших разрядов узла 5 заносится дополнительный код результата суммирования ()Б;, а в регистр 7 — допол(к+!) нительный код старшего значащего разряда Д (),, — h U (к+ ) (к+ )

После этого счетчик 54 переключается в состояние а и через эле6 менты И 82 и ИЛИ 95 на выход 31 выдается управляющий сигнал, по которому в сумматоре 9 вычисляется .(h ) текущее значение переменной U (к) (к. ) )4 (к)

=U; +AU ° = +ЛЪ; . В.сле1,),) к=() дующем такте (а7) результат этого суммирования заносится в регистр 10 по управляющему сигналу с выхода

32 узла l4 управления, который формируется элементами И 86 и ИЛИ 96.

Далее начинается вычисление функции в нечетном узле для первой итерации ° Для этого открывается элемент

И 70 и триггер 61 четко-нечетной итерации устанавливается в единичное состояние (нечетная итерация).

Вычисление значения переменной для нечетных узлов сетки аналогично описанному алгоритму вычисления пе— ременной для четных узлов сетки, за исключением данных. Так, например, из узла 1 памяти считываются коэффициенты для нечетных узлов а;

Ь < 1(с (,. d, ) .(р на управля ющие входы узла 2 сдвига подаются приращения Ю,+, 1 .(,, ),„ для нечетных узлов сетки, в сумг)агоре 4 вы(К !) L kl числяется сумма ()(1; +, = К, +! +

+ 1 hu|" ° ) + Ь Ь0! " + . 1!) t1 !-1!) ф! (Ф ! 1, ) 4 !

1605253 (к + ., (к1О

+ с;, вЦt, + с1; „ ",,;+ã где (к) К1

Отличие в работе вычислительного блока для четной и нечетной итераций заключаются в следующем. Для не- р четной итерации в состоянии а счет"

Ь чика 54 узла 14 управления через элементы И 88 и ИЛИ 99 на выходе 33 узла 14 управления появляется управляющий сигнал, по которому с выхода к+с)

15 вьдается значение U а в сосI tJ У тоянии а по сигналу с выхода 15 вьдается значение U; °, и узел 14 (к+ ) 15

1,)+( управления переходит в состояние а .

Начинается следующая итерация аналогично описанному выше. После того, как будет выполнено заданное число итераций, счетчик 55 итераций вьдает сигнал переполнения, по которому триггер 59 узла 14 управления уста- . навливается в нулевое состояние и блокирует элемент И 63, тем самым останавливая работу вычислительного, блока.

Формула изобретения

Вычислительный блок матричного устройства для решения дифференциальных уравнений в частных производных, содержащий узел. памяти, узел сдвига, узел упр л н, кодирующий пр образователь, первый и второй коммутаторы, сумматор, накапливающий сумматор и первый регистр приращений, причем с первого по четвертый информационные входы вычислительного блока 40 подключены соответственно к информационным входам с первого по четвертый первого коммутатора, первый выход которого подключен к управляющему входу узла сдвига, информацион- 45 ный вход которого подключен к первому выходу узла памяти, выход сум- ! матора подключен к информационному входу кодирующего преобразователя, выход которого подключен к информа- 50 ционному входу первого регистра приращений, выход которого подключен к пятому информационному входу первого коммутатора и к выходу приращения вычислительного блока, вход запуска которого подключен к первому входу режима узла управления, первый и второй выходы которого подключены соответственно к входу синхрониэации накапливающего сумматора и к входу записи-считывания первого регистра приращений, третий выход узла управления подключен к входу синхронизации сумматора, к входу синхронизации узла памяти и к первому управляющему входу первого коммутатора, четвертый выход узла управления подключен к первому адресному входу узла памяти и к второму управляющему входу первого коммутатора, с пятого по десятый выходы узла управления подключены соответственно к управляющим входам с третьего по восьмой первого коммутатора, выход второго коммутатора подключен к выходу значения дополнительного кода старшего разряда правой части уравнения вычислительного блока, о т л и ч а юшийся тем, что, с целью повышения точности решения, вычислительный блок содержит второй регистр приращений, первый и второй регистры суммы приращений, преобразователь кода и узел буферной памяти, причем второй выход узла управления подключен к первому входу записи-чтения узла буферной памяти, с пятого по девятый выходы узла управления подключены к адресным входам с второго по шестой узла памяти, одиннадцатый выход узла управления подключен к входам установки в TTQll первого и второго регистров суммы приращений, первого и второго регистров приращений и уз ла буферной памяти, двенадцатый, тринадцатый и четырнадцатый выходы узла управления подключены соответственно к входу записи чтения узла памяти, к второму входу записи-чтения буферной памяти и к первому входу режима узла буферной памяти, пятнадцатый выход узла управления подключен к входам записи сумматора и накапли- . вающего сумматора, с шестнадцатого по двадцать четвертый выходы узла управления подключены соответственно к второму входу режима узла буферной памяти, к входу записи-считывания второго регистра приращений, к входу записи-считывания первого регистра суммы приращений, к первому управляющему входу второго коммутатора, к второму управляющему входу второго коммутатора, к входу записи-считывания второго регистра суммы приращений, к седьмому, восьмому и девятому адресным входам узла памяти, вход

1б 05253

14

25

Фиг. 2 исходных данных разностной схемы вычислительного блока подключен к второму входу режима узла управления,, к информационному входу узла памяти и к первому информационному входу уз5 ла буферной памяти, выход которого подключен к первому информационному входу сумматора, выход которого под" ключен к второму информационному входу узла буферной памяти, второй выход первого коммутатора, второй выход узла памяти и выход узла сдвига подключены соответственно к нервому, второму и третьему информационным входам преобразователя кода, выход которого подключен к второму информационному входу сумматора,.выход первого регистра приращений под- ключен к информационному входу второго регистра приращений и к информационному входу накапливающего сумматора, выход которого подключен к информационному входу первого регистра суммы приращений, выход которо- го подключен к первому информационному входу второго коммутатора и к информационному входу второго регистра суммы приращений, выход которого подключен к второму информационному входу второго коммутатора, выход второго регистра приращений подключен к шестому информационному входу первого коммутатора.

1605253

Составитель В.Смирнов

Редактор Н.Тупица Техред Л.Сердюкова .Корректор Н.Король

Заказ 3454 Тираж 57? Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðoä, ул. Гагарина,101