Микропрограммное устройство управления

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах управления и диагностирования дискретных объектов . Цель изобретения - сокращение емкости памяти микрокоманд за счет обеспечения одновременной проверки групп логических условий в одном такте. Устройство содержит два коммутатора , счегчик, блок памяти микрокоманд , два регистра, мультиплексор , триггер, элемент И, регистр, блок памяти констант, TK-ipiinep, генератор тактовых импупьсов, дешифратор и суммчтор. Поль досппается за счет введения в устропстго дешифратора и сумматора. Изобретение позволяет обеспечивать возможность анализа в одном тане группы логических условии, одновременно сформированных в функциональном блоке, 6 чл , (Ј

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

jets) s G 06 У 9/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4398662/24 (22) ?8.03.88 (46) 15.01,9 1. Б1оп, 11 2 (72) Н .(»,. Сидоренко, В,С . Хар 1енко, Г,Н„, Тимонькин, A.Ã. Сазонов, С.Н. Ткаченко и Т,В. Остроумов (53) 68 1,3(088.8) (56) Майоров С.А, Новиков Г.И.

Принципы организации цифропь1х мапп3н, Л.: Мапп(ностроен11е, 1974, с, 432.

Авторское свидетелт ство СССР

11-. 1117637, кл, Г 06 F 9/32, 1984 .

Авторское свидетельство ГГ?СР

1(- 1242946, кл, Г 06 Р 9/22, 1984. (54 ) М111(РОПРОГРАММНОГ УСТ РО1" Ст ВО У1 (—

РАВЛЕНИЯ (57) Изобретение относится к вы«ислительной технике и может быть использовано в устройствах управления

Изобретение относится к вьг1ислительной технике и может бьггь использовано в устройствах управления и диагностирования дискретных объектор.

Целью изобретения является сокраII((.IITIc емкости памяти микрокоманд.

В устройстве реализовано обеспечение возможности анализа в одном такте группы логических условий, одновременно сформированных в функционаг(ьном блоке, использование блока памяти констант и сумматора, обеспечиваюпп3х алгоритмическое определение адреса перехода для любого числа возможных направлений выходов из

„„80„„1621О27 А1

2 и диагностирования дискрстн(гх объектов. Цель изобретения — сокра1цение емкости памяти микрокоманг(за с«ет обеспечения одновременной проверки групп логических условий в одном такте . Устройство содержит два 1;ol! мутатора, счетчик, блок памяти Зп . кр окомл нд, два регистра, мул ьтипл (! I( сор, триггер, элемент Ц, регистр, блок паю(ти констант, TK-òðTTT i åð, генератор тактов»1х импульеoI3 деп(ифратор и сумматор. Цель д(ст11гается за c« T Внеденllл 13 устT3oTT(т1 и дегп11 фратора и сумматора. Изобр(тонне позволяет обеспечивать в(3м(жность анализа в oJTTloM такте группы лог11ческих условий, opIToliðoT!åITITo сформирсванных в функц(1ональном блоке.

6 чл, точки анализа при любой глубине контроля логических условий без дополнительных затрат на оборудова1«1е.

Необходимость прогерок групп логических условий может возникать в следуюп(их ситуациях: при контроле параметров, отражаюпп1х движение оп>екта или процесс, где роль проверяемых логических условий вьп3олняют значения контролируемых параметров, число значений параметров в группе определяется функциональными возможностями контролируемого устройства и требует организации ветвлен31я в

3( точках анализа по 2 направлении, 1621027 где К - число проверяемых параметpos в группе.

Необходимость проверки. групп логических условий,. сформированных одновременно, возникает также при анализе состояния устройств по результатам диагностики функциональных блоков методом тестирования.

При этом число логических условий (ЛУ} в группе, конструктивно заложенное в устройстве, определяет количество адресов переходов, а конкретное значение логических условий в группе - зйачение адреса. Таким образом, по результатам анализа состояния тестируемого устройства управление будет передано из основной программы на один из возможных адресов или на продолжение основной программы.

На фиг. l показана функциональная схема микропрограммного устройства управления и диагностирования; на фиг. 2 - временная диаграмма выполнения микрокоманды формата ФЗ; на фиг. 3 — граф-схема алгоритма проверки логических условий (ЛУ) с трех альтернативных ветвлений для трех ярусов контроля; на фиг. 4 форматы микрокоманд (МК), применя емые в устройстве, и соответствующие им способы формирования адреса перехода; на фиг „5 — таблица, поясняющая принцип формирования адреса перехода на выходе сумматора в соответствии со значением константы, хранимой в блоке памяти констант, и в зависимости от значения группы

ЛУ; адрес блока памяти констант задается номером проверяемой группы

ЛУ; на фиг. 6 — фрагменты ГСА анализа ЛУ в виде бинарного (а, б) и

К-го (в, r) деревьев.

Устройство (фиг. 1) содержит блок 1 памяти микрокоманд с выходами полей: 1. 1 — микрооперации, 1 „2— адреса следующей микрокоманды (старших разрядов адреса перехода), 1,3 номера группы логических условий, 1.4 — признака формата выполняемой микрокоманды; регистр-счетчик 2 (адреса микрокоманд), первый регистр

3 (микрооперации), блок 4 памяти констант, мультиплексор 5 (логических условий), первый коммутатор 6

I (адреса перехода на три входа), второй коммутатор 7 (номера логического условия на два входа), сумматор 8 (комбинационный), дешифратор 9 (признака формата), элемент И 10, триггер

11 (пуска), генератор 12 тактовых

5 и ульсов9 первь1й 12.1, второй 12.2 и третий 12.3 выходы генератора тактовых импульсов, IK-триггер 13 (управления коммутатором), второй регистр 14 (номера группы логических условий), вход 15 пуска устройства, выход 16 микрооперации, разряд 16.1 признак конца команды, разряд 16.2— признак. конца работы, вход. 17 устройства ("код операции"), первая > 8. 1

К-я 18.К группы входов логических условий (ЛУ) .

На фиг. 2-5 использованы следующие обозначения:

КОЛ вЂ” код операции;

Р ЛУ, — номер г р уппы л огич еского условия; л л, л „"z, с - импульсы синхронизации;

ПФ вЂ” признак формата микрокоманды;

25 R4 — р егистр; Т У вЂ” триггер упр а вл ения;

С ° — значение константы для

i-й группы ЛУ (i = 1,К);

Ф1 „Ф2, — форматы микрокоманд естестФЗ венного (ЕП), безусловного (БП) и условного (УП) переходов соответственно;

А — адр ес сл ецующей ми кр ок ома нсмк ды;

A „— адрес перехода;

А — адр ес т екущий;

P — код значения группы текущих т

ЛУ;

Б — значение старших адресов адреса перехода;

В,щ — сумматор.

Устройство микропрограммного управления работает в режимах: 1) принудительной адресации; 2) определе45 ния адреса перехода в зависимости от последовательного анализа групп логических условий, сформированных в узлах операционной части.

В исходном состоянии блок памяти микрокоманд хранит коды микрокоманд, на его выходе находится нулевой код, а в поле ПФ вЂ” код 11, блок памяти констант хранит набор констант, соответствующих реализуемому алгоритму контроля, остальные элементы памяти находятся в нулевом состоянии, разряд 16.1 микрооперации "Конец команды" находится в единичном состоянии.

По сигналу "Пуск" с входа 15 устрой5 16210 ства переводится в единичное состояние триггер 11 и запускается генератор 12, при этом на его выходе пог!вляется серия тактовых импульсов (фиг. 2), Благодаря единичному знаS чению сигнала "КК" первый вход коммутатора 6 открыт, а второй и третий — закрыты. Поступивший с входа

17 код операции через первый инфорl0 мационный вход коммутатора 6 по заднему фронту импульса с выхода 12.1 генератора записывается в счетчик

2. Это обеспечивается нулевым сигналом на управляющем, входе счетчика 2, Являясь адресом начала микропрo!-раммы, код операции обеспечпвл ет выбор из блока 1 памяти первой микрокомлнды, В режиме принудите(1ьной лттреслпии возможна реализагТия ус.тройством IIII- ?О крокоманд двух форматов — Ф1 изllf ст>2., При выборе из блока Ттлмяти МК Ф1 в поле 1,4 находится код 00, ГIОявляющийся вследствие этого пл первом выходе дешифратора 9 единичный сиг- 25 нал через управляющий вход ppr lrcTра-счетчика 2 переводит последний в режим счетчика, По тактовому импульсу (ТИ) код микроог:ерлц; и BBlnfc!вается в регистр 3 для,(лr!r и йпего 30 управления микрооперациош!Ой члс-.l,l,! а по следующему ТИ содержимое регистра 2 адреса уведгичттт>ле!стт на единицу, При выборе Н11 Ф2 в Тто>гс.

1.4 находится код 01, регистр 2 пе35 реводится H режим приема инд>ормл>ги11 параллельным кодом, а единичный сигнал HB втором выходе (c!Ттт!фратора

9 открывает второй инфорьтациоттнт ттl вход коммутатора 6, чем обеспечивается передача адреса безусловно!.о перехода из поля 1„2 МК riB вход с.«етчика 2„.

В режиме адресаци!! по результатам анализа логи !еских условий нл

45 выход блока памяти м!Крокоманд выбирается МК ФЗ. В поле 1.4 находится код 1 Ф ЕдиничиьIA cH! HOT HB Tp cTI>PM выходе дешифратора 9 открывл ет fpeтий вход коммутатора 6, куда поступают стар!!Тие разряды адреса перехода из поля 1 2 МК. ется «;пил(ч и поступая нл р евс>дТ>т с . о о 6есп()(!11 13л с. т генератора 1

Цепи, перслс> в исходно(с

>ТСВТ!О НЕ ПОКЛЗ(.НЫ. нл фиг,. 3 пок,)злп фрагмент ГОЛ, Ог!исывлтсТу)Й пс следоватс(>т1 ность проБЕР ОК ГР. ПП, C OCTO>r!f>I)(!f 3,Д"ВУХ ЛОГИческих условий кл»для, 1- с зультлт проверки группы ЛУ об>еспечивлет переход по одноь-.; из трсх возь О>т(ньтх направлений„11а первом ярусе (перВый TBI(T). «ровер)(ется нулевая Груlп!а

ЛУ,- на. втором ярусе (IITopoli тлкт) Триггер 13 находится в нулевом состоянии, чем обеспечивается открытое состояние второго информационного входа коммутатора 7. При этом ко, номера группы ЛУ из поля 1,3 МК Терез второй информационный вхОд коммутатора 7 поступает на вход регист27 6 ра 14. По первому ТИ код номера груп— пы ЛУ записывается в pe!истр 14, опновременно триггер 13 переключается в единичное состояние, 11ри этом открывается первый информационный вход коммутатора 7, чем обеспечивается прием кодов номеров групп ЛУ с вьг>сода сумматора 8 г!оследующим 1М. Код номера группы ЛУ, поступая на адресный вход мультиплексора 5. Обеспечивает прием сoответствующегo значения Группы ЛУ через IIIa(j>oj>IIBrrlf olfifb!!I вход мультиплексора 5. Этот же код номера группы ЛУ, поступая на адресный вход блока 4 плт>яти ко;còàöò, выбирает .ooт -:". ст>3у:пт !у! конс танту .

Значение p)!;I» ЛУ .->с с) у-. BOT»B Г3гo"-. рой, л констBIITB — —.. .:и:(:рвтсй —:хо, сумматора 8 01!ерлТтия с>!оженил лпух кодот3 Обесп ели>>аРт Рпl>p!,(>Cf:!fï .е ко,lл номера очер еиной 1 руины Л . ко г с, l!! I с BblxonB с>ммлторл 8 !тост>Л.BOT через первьТй и1!(1)ор."лгтгиогипlll ггход ком>гутлтора 7 пл р(. г тс. р 1 т .. .:: .: беспечивл ется г(ослепof!лте>ттг,ил .. !ll»от>opl(B

3 на Рнит! Групп 11. !! тТО т! Ос ! с! I т!(му

TB>f(TonoI ll . Iп у>! c x (1*,) cTI-.РI О )ть>кодл

nCIIPpBTOpf1 1 . 11 Т 1)f ...(-,P O»l f)f1 Tof)II 8 бут1»тт с(1>ормlтсе» 1111! !I,.. !l!">т - ". »р>т>rbl адреса пер(хо>.-. I,oc (рfl(-.;:;с-с т с;) с Глр !Тд!т ти рл 3рл (л и ч (n) (3 л 1> (3 f!! j! !11>— формлтпТОнный 13)сод коммут(-:тс>р;1 6 лт;реCЛ 1)Or ТУП Я т Н(1 и:.."ОТ> P Pг !!С ГPB CЧ PT(111 кл 2, Таким o6j!,!!loaf, ст;-Тргне рлзряды из поля 1 ". МК и Ти!Лп::Тте разрягп.l с выхода суммлторл 8 (брлзук)т ионный адрес переходи, I<(>Top!:lй о о тРре;.тнс)му тактofloffy 1!мпульсу =;:l,«i,;"!Кся в счетчик 2.

1Ipl l 13f !!ТОТ!!IPlllfll !!ОС>1(.nlf(IЙ мг!1с»р(л " команды пл 1(ь>х()11е 16,2 "I P" пс ".вляый сигнл.!т. Который, 11 — 11)сод триггс рл 11. ТТев l! у -l c 13 o (» с О с т О я 111 с I ем ся и > (К1>ле" 1111Р рBбогы

2 тт ycTj)o!fcT в цс лом, ц 1f LII е:) с." (); I l » c T, > ОЙ с т на

Ост Оя llп С, IB фИГ „1 УC—

1621027 первая, вторая или третья группы

ЛУ, на третьем ярусе. (третий такт) одна из девяти групп ЛУ (с четвертой по двенадцатую), на четвертом ярусе определяется один из двадцати семи возможных адресов перехода (имеются в виду значения младших разрядов адреса) с 13"го по. 39-й.

Таким образом, на фиг. 3 показана

ГСА анализа тринадцати групп ЛУ )с нулевой по двенадцатую) по. два ЛУ в каждой, задающих ветвления по одному иэ трех возможных направлений.

Предлагаемое устройство обеспечивает выполнение данной ГСА за три такта.!

15

Формула изобретения

Микропрограммное устройство уп- 2р равления, содержащее два коммутатора, счетчик, блок памяти микрокоманц, два регистра, мультиплексор, триггер, элемент И, блок памяти констант, ТК-триггер, генератор тактовых им- 25 пульсов, причем-вход кода операции устройства соединен с первым информационным входом первого коммутатора, выход которого соединен. с информационным входом счетчика, информацион- gp ный выход которого. соединен с адресным входом блока памяти микрокоманд, выход поля микроопераций которого соединен с информационным входом первого регистра, выход которого подключен к выходу микроопераций устройства, выход поля адреса блока памяти микрокоманд соединен с вторым информационным входом первого коммутатора, выход старших разрядов поля 40 адреса блока памяти. микрокоманд соединен со старшими разрядами третьего информационного входа первого коммутатора, выходы признаков "Конец работы" и "Конец команды" регистра микроопераций соединены соответственно с входом установки в "0" триггера и с первым управляющим входом первого коммутатора, вход пуска устройства соединен с входом установки в 1" IK-триггера, выход которого соединен с входом запуска генератора тактовых импульсов, первый выход которого соединен с входом синхронизации счетчика и с входом установ11 11 ки в 0 IK-триггера, инверсный выход которого соединен с управляющим входом второго коммутатора, второй выход генератора тактовых импульсов соединен с входом синхронизации и ервог о регистра, третий выход г ен ер атора тактовых импульсов соединен с входом синхронизации и с I-входом

IK-триггера, и с первым входом элемента И, выход которого соединен с входом синхронизации второго регистра, о т л и ч а ю щ е е с я тем, что, с целью сокращения емкости памяти микрокоманд, устройство содержит сумматор и дешифратор, причем выход поля логических условий блока памяти .микрокоманд соединен с первым информационным входом второго коммутатора, выход которого соединен с информационным входом второго регистра, выход которого соединен с адресным входом мультиплексора и с адресным входом блока памяти констант, выход которого соединен с входом первого слагаемого сумматора, выход суммы которого соединен с вторым информационным входом второго коммутатора и с младшими разрядами третьего информационного входа первого коммутатора, выход поля режима работы блока памяти микрокоманд соединен с входом дешифратора, первый и второй выходы которого соединены соответственно с входом режима работы счетчика и с вторым управляющим входом первого коммутатора, третий выход дешифратора соединен с третьим управляющим входом первого коммутатора и с вторым входом элемента И, с первого по К-й входы групп логических условий (где К вЂ” количество групп логических условий) устройс ва соединены соответственно с первого по К-й информационными . входами мультинлексора, выход которого соединен с. входом второго согласного сумматора.! 62) 027

lloneei

«ад адрес

map

pmpn

ifrtad

pa3pxd

1621027

1621027

1621027

Составитель С, Соикин

Техред Л. Сердюкова Корректор Т. Малец

Редактор A. Маковская

Заказ 4247 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва,. Ж вЂ” 35, Раушская наб., д. 4/S

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Микропрограммное устройство управления Микропрограммное устройство управления Микропрограммное устройство управления Микропрограммное устройство управления Микропрограммное устройство управления Микропрограммное устройство управления Микропрограммное устройство управления Микропрограммное устройство управления 

 

Похожие патенты:

Изобретение относится к вычислительной технике, а точнее к облас ( ти микропрограммного управления цифровыми устройствами, и наиболее эффективно может быть использовано в вычислительных и управляющих сиете™ мах высокого быстродействия, имеющих большой объем микропрограммного обеспечения

Изобретение относится к автоматике и вычислительной технике и может быть использовано в АСУ ТП для управления динамическими процессами

Изобретение относится к цифровой вычислительной технике и автоматике и может быть использовано в микропрограммных устройствах управления вычислительных машин

Изобретение относится к вычислительной технике и может быть использовано в устройствах формирования, выдачи и обработки информации

Изобретение относится к вычислительной технике и может быть использовано, в частности в микропроцессорных системах

Изобретение относится к вычислительной технике и может быть использовано в устройствах управления дискретных об7ектов с сильным разбросом длительностей выполнения отдельных микроопераций

Изобретение относится к области цифровой вычислительной техники, применяется при построении алгоритмически распределенных устройств (систем) микропрограммного управления вычислительных и управляющих систем высокой производительности

Изобретение относится к автоматике и вычислительной технике

Изобретение относится к автоматике и вычислительной технике

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении алгоритмически распределенных устройств микропрограммного управления вычислительных и управляющих систем высокой производительности, реализующих параллельные алгоритмы обработки информации

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении распределенных систем программного управления, а также подсистем логического управления многоуровневых АСУ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем управления технологическими процессами

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем управления технологическими процессами

Изобретение относится к автоматике и цифровой вычислительной технике и может найти применение при построении управляющих и вычислительных систем высокой производительности, а также подсистем логического управления многоуровневых иерархических автоматизированных систем управления

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении алгоритмически распределенных устройств микропрограммного управления вычислительных и управляющих систем высокой производительности, проектируемых на базе однотипных БИС (СБИС) и реализующих параллельные алгоритмы обработки информации

Изобретение относится к автоматике и вычислительной технике, предназначено для выполнения требуемых функций программного управления с автоматическим перезапуском при «зависании» прикладной программы и автоматическим переходом в режим сохранения оперативной информации с помощью резервного источника напряжения питания при отключении или аварии основного источника напряжения питания и может быть использовано, например, в качестве ядра микроконтроллерной или микропроцессорной системы (М-системы) обработки информации и управления в реальном времени с поддержкой режима аппаратного сторожевого таймера для перезапуска при «зависании» прикладной программы М-системы, проектируемой с учетом следующих основных принципов [1]: программного управления, магистрального обмена информацией, модульного построения и наращивания вычислительной мощности
Наверх