Устройство для выбора подпрограмм

 

Изобретение относится к вычислительной технике и может быть использовано в управляющих устройствах электронных узлов коммутации автоматизированных систем. Целью изобретения является увеличение быстродействия работы устройства. Устройство для выбора подпрограмм содержит блоки 1,3,4,5,9 памяти, блок 2 управления, блок 6 фиксации величин разностей, арифметический блок 7, блок 8 формирования реального времени, блок 10 определения минимальной разности. Введение единого критерия выбора очередной подпрограммы и блока определения минимальной разности, позволяет производить выбор очередной подпрограммы до завершения выполнения предыдущей подпрограммы. 2 з.п.ф-лы, 3 ил. i

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) С 06 Fi 9/42, 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4645816/24 (22) 01.02.89 (46) 30.01.91. Бюл. М- 4 (72) 10.M.Áàðèíîâ и A.М.Заяц (53) 681.325(088,8) (56) Авторское свидетельство СССР

И 506855, кл. Г 06 F 9/46, 1976.

Авторское свидетельство СССР

Ф 826354, кл. Г 06 F 9/4?, 1979. (54) УСТРОЙСТВО 71ЛЯ ВЫБОРА ПОДПРОГРАММ (57) Изобретение относится к вычис-лительной технике и может быть использовано в управляющих устройствах электронных узлов коммутации автоматизированных систем. Иелью

„„Я0„„1624447 А 1 изобретения является увеличение быстродействия работы устройства.

Устройство для выбора подпрограмм содержит блоки 1,3,4,5,9 памяти, блок 2 управления, блок 6 фиксации величин разностей, арифметический блок 7, блок 8 формирования реального времени, блок 10 определения минимальной разности. Введение единого критерия выбора очередной подпрограммы и блока определения минимальной разности, позволяет производить выбор очередной подпрограммы до завершения выполнения предыдущей подпрограммы. ?. з.п.ф-лы, 3 ил.

1624447

Изобретение относится к вычислительной технике и может быгь испольЗОВаНО В УПРанттт<Ю1>тттХ УСтРОт<СтнаХ ЭЛЕKòðонных уелoR коммутà>rèè ав foìàтизирова нных circ òåì.

Иелью изобретения является увеличение быстродействия работы устройства.

На фиг. 1 представлена блок-схема предлагаемого устройства, на фиг.2— блок-схема блока фиксации величин разностей, на фиг. 3 — то же, блока определения минимальной разности.

Устройство для выбора подпрограмм (фиг.1) содержит блок 1 памяти, блок

2 управления, блок 3 памяти, блок 4 памяти, блок 5 памяти, блок 6 фиксации величин разностей, арифметический блок 7, блок 8 формирования реального времени, блок 9 памяти, блок 10 определения минимальной разности. 1лок 2 управления содержит регистр 11, дешифратор 12,,триггер

13, регистр 14, элементы И 15-16. 25

Блок 6 фиксации величин разностей (фиг.2) содержит вход 17 передачи, вход 18 адреса подпрограммь1, вход 19 адреса вьттт<элняемой подпрс— граммы, вход 20 вычисленной разности, выход 21 разностей подпрограмм выходь1 22-27 регистра результата, I выходы 22, 24 и 26 регистра результата (поле адреса), выходы 23, 25 и 27 регистра результата (поле разностей), 35 группу 28 элементов задержки, дешифратор 29, дешифратор 30, группу блоков элементов И 31, группу регистров 32 резульгата, группу 33 триггеров, группу блоков элементов И 34, 40 блоки элементов ИЛИ 35-37, группу блоков элементов И 38.

Блок 10 определения MHHHMAJIhHOA разности (фиг.3) содержит выход 39 передачи адреса, jellIHparnpbl 401, 45

40„,...., 40тт, группу элементorI ИЛИ

41, группу лементов И 4?„, 42,..., 42, элементы ИЛИ 43, 43,....,43, тт поразрядные узлы 44 анализа, каждый из которых состоит из элементон И 45, элементов НЕ 46, элемента И 47.

Устротйе гво работает следующим образом.

В исходном состоянии все регистры устройства обнулены, триггер 13 находится в нулевом состоянии. В регистре 14 находится адрес выбранной подпрограммы (при первоначальном пуске устройства в регистре 14 находится Hулеi

И 16 блока ? выдает сигliarl об этом в блок 8, llo которому 6-«>к 8 передает отметку теку1>тего времени в i y ячейку блока 4, которая закреплена за подпрограммой, на E

13 в "1" и считывается о-ередной адрес пот<программы с ре1-истра 14 в блок 3 памяти Ilnrrill>or рамм, где оН т выполняе гся. Cu>r a»irый адрес подпрограммы также linc тупает в блок 9 памяти времен вь> inлнения программ в T ó ячейку, котор;<» закреплена за данной подпрогpalrwni, из ко орой время выполнен>тя данной подпрограммы передаегся EI арифметический блок 7.

Код адреса взя rnrr на вт.III< лнепие поттпрограммы также и< ступае г в блок фикса>нси величин ра-,н<>стей по входу

19 на дешифратор 30 выполняемой подпрогpar rr l. Сигнал с соотнетствутс>щего выхода дешпфратопа 30 о;>пуляет соответствукя,,п> триггер 33 и регистр 32 результ»га. .тим ж» сигналом через блок элементон И,« И 36 IIncJI< JIOJIHòåJ:1>

Но счи гывается инфс рмация <т груп;1ы регистров 3? ре эультата. В тех регистрах, где име< тся инфсрмация (триггер 33 в pjrl:ни 11<ом состоянии) вычисленное время <эжпт ания подпрограммы с поля разнос ги регистра 3? ре-зульгата поступает в арифметический блок го выхогу 21 Iep<.s группу блоков элементс»э И 38 и группу блоков элементов ИЛИ 37, где от пр«мени

ОжИДаНИЯ ПЕРВОЙ П э. ПРОГРа".IÌI, НЫЧИтается время вьптоп<1< ни» выбранной подпрограммы. Одновременно код адреса подпрограммы с p<.I-HO pa 32 результата поступает на дени:ф; атор 29 подпрограммы и на все первые блоки групп элементон И 3, терез группу блсков элементов И 38 lf группу > 20 rlbr численной р зное ти -апт.с11вает. я в свой регистр 3? резупт,та г3.,п>алс е

c»i-»nJ1«iher rln времени на lit менте ?8 за тержк,т с тпрас ывается

1624447 6 подпрпгрлммь1 л 6)лпк 1 1;лмят»., л;(ее цикл работы устройств,l пплтпряется. следуюш»й регие тр 32 результата (от времени ожидании ппдпрпграм(:и вычитается время вычисления подпрограммы) . Таким образом, Обрабатываются все регистры 32 результат °, в кптпрых имеется информация.

Сигналом с единичного выхода григгера 13 пт блока 1 запрашиваются но1(ера всех пп; программ, запросы нл выполнение Koгпрых находятся в настоя1<1ий момент л блоке 1 памяти.

Блок 1 выдает кпд1(номеров подпрограмм в блок ?, где пни злписывлются в регистр 1 1 номеров подпрограмм.

Управляющий сигнал с выхода дешиАрат<эра 12, через элемент И 15 поступает л те ячейки блпкпл 4 и 5, кпторые закреплены ва выбранной подпрограммой, lf в блок 8, л также поступает на вход 18 адреса подпрограммы на сooTBpTcTBJJI<>fiую группу элементов И 31 и записывает полученный в арифметическом блоке результат вычисленного времени ожидания поступившей подпрограммы в свой регистр 3? результата. Сигнал с выхода элемента И 15 также с>бнуляет (у ячейку регистра 11, л которой

ЗаПИСаН КОД ЛДРЕСЛ ПОДПРОГРЛММЫ ЛЫбранный дениЛрл<прпм и ячейку л буфетном блоке 1 памяти этой ппдпрпграммы. Затем деп(и()рл гпр 12 с рРгистра 11 выделяе r кпд следующей по порядку пос) уплел»я подпрпгрлмм11 цикл работы пп злписи времени Ожидания подпрограммы л регистр 3? результата полгоряется. После исчерпания всех кпдпл ktnvepoB tlogttpoграмм вырабатывается сигнал с управляющего выхода регистра 11 и посту— пает по входу 17 передачи нл третьи входы 1 pyf>III I блпкпг< элементов И 34, открывая те регистры 3? результатл, в кпторьгх есть инфпрмлция. C«H TRHFII te времена Ожидания ппдпрпгрлмм ппс. (.упают на дешифрлтпры 40 » с помощью поразрядных узлов 44 лнллизл определяется минимлль1(пе время Ожидал»я подпрогрлммы. Сигнал с выхпдл элемента И11И 43 через спптлетс1вующую группу элементпв И 42 передает адрес лыбрлннпй подпрограммы по выходу 39 л регистр 14, а также устанавливает триггер 13 6 1пкл 2 управления л нулевое со< тпяние, который открывает элемент И 16 и разрешает выдачу теку fpl o времени при поступлении злявк» нл лыпп)1нс н»е (1) о р м у л а» з и 6 р е т е н и я

1. Устройство для выбора подпрограмм, спдержашее пять блоков памя ги, блпк управления, блок фиксации

10 величин р- знпст », р»фметическ»й блок, блок фпрм»ролл)гия релльнпг.) времени, а блпк у 1рллления содержит два регистра, тр»»1.< р, де иифратор и два элемен г,1 1, пр»чем B 0.1пке упР IBëå II»II ПРЯХ(ОЙ Bk IBo) t тРиггPP I

ДИНЕН С ПЕРВЫМ ЛХОДОМ ПЕРЛ<ЗГП ЗЛЕмента И, лтпрпй вход кптпр гп соединен с выходом дега(ф1 лтпра, входы которого соединены с лых<;1лм» регистра, 20 инверсный лыхпд триггера соединен с первым входом второго элемента И, причем инфпрмац»пнные Bхпды устройства соединены с BFtp .сгн (м11 вхпдлми первого блока плмят», первая группа

25 выхпдпв 1(OTnpol-п спед»ненл с группе>й адресных входов второгп блока плмяти, группа выхпдoR которогп спедиHpнл с первой группой нефпрмлц»онных входов лр»<)".(ет» <ескпгп блока, 3р втпрая и Tpe I I.я гру»ны нефпрмзц1(пнНЬ!Х ВХОДОВ KA TOP OI О (ОРДИНЕНЫ COOT ветственнп с Bf tx();t;t>;It третьего и четBep Tnro 6)lot OB»лмятlt, вход считывания кпгпрпгп соединен < лхпдпм чте35 ния второго блока плмят», с лыхпдпм первогп элемента И блока упрллления

» с входом 1лпускл блгз(л Лпрмир<твания реального BI) c t tet!It, лх->;1 останпла которого соединен с ль(хпг пм второ4О го элементл И блока у»валлен»я, тактплый вхпд арифмет»ч(скпгo блпка со

ЕДИНЕН С ПЕРВЫМ Bk IÕO..I<>Ft . 1OKR фпРМ»рования реальнпгп Bpp t<»11, инфпрмационные входы IIPрл ->гo p(", ltc грл блока

45 управления coe;<1tH< ьч(с Bтпрпй группой выходов flc рвпгп 6 t<) t ;»!BI tktт», тактовый вход перлпгп рег»<.тр;(блока упралления и тзктпль(е B Iп;(11 первого пятого блок<)н»;<м.<т» С< Г;П(НЕны С вых<>дпм первпl (\ !(меll Т, 11 < лпкл упрлллеп»я, вход @tip

ВЕРСНЫИ <Ь>r .< Д l. 1 < 1 е.. <, !Ilt!< Н С

55 вторым 1<х 1пм B г р гF) < -> » I (1 И блока у»рлллеH»>t л::o;! <. f)<>(л гf lfãГЕРа КотПР< Г«п(Л»H(1 «Л:ХОДОМ ПЯтого 6:1пкл IIRI>F111!, I.F>i?Ft t;, 1<> <хпдпв арнфМЕ Гtf: <>К;1 (П< 1 II(.II;1 С

1624447

25

35

45

50 первой группой входов блока фиксации величины разности, адресные входы пятого блока памяти соединены с выходами второго регистра блока управления, второй выход формирователя реального времени соединен с тактовым входом второго блока памяти, о тл и ч а ю щ е е с я тем, что, с целью увеличения быстродействия работы устройства, в него введены блок определения минимальной разности, причем четвертая группа информационных входов арифметического блока соединена с первой группой выходов бло,ка фиксации величин разностей, остальные группы выходов которого подключены соответственно к группам входов блока определения минимальной разности, выходы которого соединены соответственно с единичным входом триггера блока управления и с информационными входами второго регистра блока управления, выходы второго регистра блока управления соединены с адресными входами третьего блока памяти.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок фиксации величин разности содержит группу элементов задержки, два дешифратора, группу триггеров, три группы блоков элементов И, элемент ИЛИ, два блока элементов ИЛИ, группу триггеров, группу регистров, причем группа выходов первого блока элементов HJIH является первой группой выходов блока, остальные группы выходов которого соединены с первыми группами выходов регистров группы и с группами выходов блоков элементов И первой группы, группа информационных входов каждого блока элементов И первой группы соединена с второй группой выходов одноименного регистра группы, первый управляющий вход блоков элементов И первой группы соединен с входом блока, второй управляющий вход каждого блока элементов И первой группы соединен с выходом одноименного триггера группы, группы информационных входов нечетньlx блоков элементов И второй группы соединены с первыми группами выходов соответствующих регистров группы, группы информационных входов четных блоков элементов И второй группы соединены с вторыми группами выходов соответствующих регистров группы, первые управляющие входи блоков элементов И второй группы соединены с выходами соответствующих триггеров группы, вторые управляюс)сис: входы последнего и предпоследнего блоков элементов И второй группы соединены с вьгходом элемента ИЛИ и с входом первого элемента задержки группы, вторые управляющие входы остальных блоков элементов И второй группы соединены с выходами соответствующих элементов задержки группы, которые соединены последоватепьно, группы выходов четных блоков элементов И второй группь1 соединены с входами первого блока элементов ИЛИ, группы выходов нечетных блоков элементов И второй группы соединены с входами второго блока элементов ИЛИ, группа выходов второго блс ка элементов ИЛИ соединена с группой иходои первого дешифратора и с группами информационных входов нечетних блоков элементов И третьей группи, группы HHAopHR ционных входов четвертых блоков элементов И третьей группи соединены с первой группой входов блока, вторая группа входов которого соединена с группой входов вторего дешифратора, каждый выход которого соединен с входом сброса одноименного регистра группы, с единичпьг. входс.м одноименного триггера группи и с соответствующим входом элемента ИЛИ, выходы блоков элементов И Iрегьей группы соединены с инфос)мационными входами регистров группы, упр;.вляющие входы блоков -.лементов И третьей группы соединены с соответствующими выходами первого дешифратора и вхолами сброса соетветствуюспсх триггеров группы.

3. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок фиксации минимальной разности c(держит группу узлов анализа, группу дешифраторов, группу элементов ИЛИ, группу блоков элементов И и блок лементов ИЛИ, причем каждый узел анализа, кроме после,,него> сc)Jl,pðæèò группу элементов ИГ, группу элементов И, элемен r И (последний от)азр>сдный узел анализа не содержит элемента И), группа входов каждого дешифратора группы соединена с соответствующей группой вхсдов блока, выход каждого элемента HF. группы в

КаждОМ УЗЛЕ апаЛИ.la СОЕДИНЕН С Ес)отнетству(((t(t(t>t li: од(м Etc(х (l((.( (цих элемс итон И Г f . ((II I I 1(лип(((! 7 з. (I анализл, в((хо(эле;I нтл И к,(;((лого узла ана:(изл c(1i. ., иис.l((гnnт((е t i T

Вую(Ци1(и вход((ми элс ме 11 ов И Гp E!(òl I следу(о(((его уэлл аил.(изл, вых-дч элс— ментов Hl . гpyttt(I каждого уз. (л лнлли— за соединен(1 с «::.с(;(лми элемс «тл своего узла аналк (л и с вх (лми "I. (е — p мента И следунг(ег о уз((а лиани за, одноименные выходы де(((и(»рлторов груll пы соединены г. вх гдлми .(.(1 .."(еtt ТпЕ. 1!1: одноименного узла лн;(((а и с вхсдл— ми элементoH !1 г(уппы о;(н "(IM(..t(II(г( узла анализа, L — и них,(1 гn де(((ифратора группы соеди(с.(((с(оl((— ствую(((им в: одом E — rn элс ме .тл И.11И

t ((Г 1 (= 1 11, Д((11 — Iin (И(((С (РО ЭЧОН ЛНЛ!IИЭ,1,, В((ХОДИ РДНС

l1мс1(1ll (х э. t(не(i тnв 11 Г ру!,п(1 каKftо го у.,"(а а ((ализа г ое; ((ноны с соотвс тстВУЮ;(»НМИ ВХОДЛ»Н(ОДНОИМЕН((ОГО "ЛЕМЕН— тл И. П! группы, выход каждого элемента

И.(1И rpуппы сое; инсн с упранлню((им

ВХОДОМ ОЛНОИ ЕНВС ГО бпоКЛ ЭЛЕМЕНТОВ

И группы, гру((tl»I I:н(«ормл(11(он((ьгх входов блоков элемент(в И 11 у(1:Ill соеди1 (ены с со.г ветс г((ую(((имп группами

1 хсдо(; б;In(;,, . ((ход((блоков элеменI ог И гру t(II (((!»III((Ir . входам((блока (.(((..I(It I n((И П1, группл выходов к(—

»срого ((плие г(сн группо(=: вых(лов бло@ue. 2! Ь "ч44ч7

Составитель М. Кудряшев

Техред M.Äèäûè Корректор Л.Бескид

Редактор Ю. Середа

Заказ 190 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям прн ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Устройство для выбора подпрограмм Устройство для выбора подпрограмм Устройство для выбора подпрограмм Устройство для выбора подпрограмм Устройство для выбора подпрограмм Устройство для выбора подпрограмм 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано для управления доступом групп абонентов к множеству массивных ресурсен

Изобретение относится к вычислительной технике, а именно к устройствам управления прерыванием при подключении внешних устройств к цифровым вычислительным машинам

Изобретение относится к микропроцессорной технике и предназначено для организации дисциплины приоритетных прерываний в микропроцессорных системах управляющих и вычислительных комплексов о Цель изобретения - повышение быстродействия обработки прерываний,, Устройство прерываний микропроцессорной системы содержит групповой блок щшоригетнчх прерываний, группу блоков приоритетных прерываний, дешифратор, блок памяти прерывании, первый ч второй мультиплексоры, шинный формирователь, счетчик, триггер, элементы П, ИТИ

Изобретение относится к вычис тельной технике.и может быть йспольz/ зовано при создании систем параллельной обработки информации, з которых несколько активных абонентов требуют разрешения на доступ к общесистемным разделенным ресурсам

Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных системах для распределения нагрузки между процессорами

Изобретение относится к автоматике и вычислительной технике и может быть использовано в многопроцессорных вычислительных системах для разрешения конфликтов при одновременно обращении нескольких процессеров к общей памяти

Изобретение относится к вычислительной технике и может найти применение в многопроцессорных системах для распределения нагрузки между процессорами

Изобретение относится к способу контроля выполнения компьютерных программ в соответствии с их назначением

Изобретение относится к микропроцессорным системам, в частности к расширению набора команд с использованием 3-байтовых значений кода операции перехода в поле кода операции

Изобретение относится к области вычислительной техники, а именно к микропроцессорам и микроконтроллерам

Изобретение относится к пользовательским интерфейсам прикладных программ

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении корректного перехвата функций приложения при антивирусной проверке путем перевызова функции приложения после ее перехвата с сохранением стека параметров. Способ перевызова функции приложения при антивирусной проверке содержит этапы, на которых осуществляют перехват функции приложения; выполняют антивирусный анализ параметров вызова функции приложения; подготавливают стек приложения для перевызова функции приложения, в том случае если антивирусный анализ параметров не дал результатов, при этом записывают адрес возврата оригинальной функции до перехвата в стеке по адресу, следующему за текущим указателем стека с целью сохранения стека параметров при перевызове функции; осуществляют перевызов функции приложения. 6 ил.

Группа изобретений относится к компьютерной технике и может быть использована для проверки адреса возврата процедуры. Техническим результатом является предотвращение несанкционированной модификации стека. Устройство содержит указатель стека для указания на первый адрес возврата, хранящийся в стеке; указатель буфера адреса возврата для указания на второй адрес возврата, хранящийся в буфере адреса возврата; и логическое устройство проверки адреса возврата для сравнения первого адреса возврата со вторым адресом возврата в ответ на прием команды возврата и исполнения, в ответ на прием команды модификации буфера адреса возврата, по меньшей мере одного действия из: сохранения адреса возврата в буфере адреса возврата или удаления адреса возврата из буфера адреса возврата, причем команда модификации буфера адреса возврата является привилегированной командой. 3 н. и 14 з.п. ф-лы, 12 ил.

Изобретение относится к автоматике и вычислительной технике, а точнее к приоритетной обработке данных, и предназначено для использования в мультипроцессорных системах, в локальных сетях и в системах распределенного управления

Изобретение относится к вычислительной технике и может быть использовано для организации доступа к коллективно используемому ресурсу
Наверх