Микропроцессорная система

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я) G 06 F 15/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

СО

° Ь

Фиг.1 (21) 4733184/24 (22) 29.08.89 (46) 23.10.91. Бюл. ¹ 39 (75) Ю.В. Грецкий (53) 681.32(088.8) (56) Авторское свидетельство СССР № 1101827, кл, G 06 F 15/16, 1984, Макаров А.И, Многопроцессорные системы с ограниченной программируемостью архитектуры. — Микропроцессорные средства и системы. 1986, № 6. с.52. (54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА

„„Я) „„1686454 А1 (57) Изобретение относится к вычислительной технике и может использоваться для построения многопроцессорных контроллеров. Целью изобретения .является увеличение надежности и коэффициента готовности системы эа счет сокращения времени реконфигурации. Система содержит четыре вычислительных модуля 1, каждый иэ которых содержит блок 2 арбитра, блок 3 реконфигурации, контроллер 4, блок 5 контроля, блок 6 управления обменом, матричный коммутатор 7, блоки 8 и 9 памяти, мультиплексор 10. 7 ил.

1686454

Изобретение о .носится к вычислительной технике и можег быть использовано для построения многоп эоцессорных контроллеров.

Цель изобретения — повышение надежности и коэффициента готовности системы за счет сокращения времени реконфигурации, На фиг. 1 представлена структурная схема многЬпроцессорной системы; на фиг.

2 — структурная схема блока контроля; на фиг, 3 -- структурная схема блока управления обменом; на фиг. 4 — структурная схема разряда матричного коммутатора; на фиг. 5 — структурная схема блока реконфигурации; на фиг. 6 — структурная схема блока арбитра; на фиг. 7 — алгоритм функционирования вычислительного модуля.

Многопроцессорная система (фиг. 1) содержит вычислительные модули 1>...14, блок 2 арбитра, блок 3 реконфигурации, контроллер 4, блок 5 контроля, блок 6 управления обменом, матричный коммутатор 7, первый 8 и второй 9 блоки памяти, мультиплексор 10, Блок 5 контроля (фиг, 2) содержит группу 11 ...11з шинных формирователей, регистр 12 контроля, шинный преобразователь 13, регистр 14 признаков, образованный из триггеров 14>...14з признаков.

Блок 6 управления обменом (фиг, 3) содержит узел 15 формирования кода адреса. триггер 16 фиксации останова, элемент 17 задержки, элемент И 18, триггер 19 управления коммутацией. Матричный коммутатор 7 (фиг, 4) содержит группу из К элементов коммутации.

Блок 3 реконфигурации (фиг. 5) содержит три регистра 20-22, три мажоритарных элемента 23-25, одновибратор 26, триггер

27 отказа.

Блок 2 арбитра (фиг, 6) содержит элемент ИЛИ 28, элементы ИЛИ-НЕ 29-30, элементы НЕ 31-35, элемент И 36, Элементы блока 2 арбитра соединены в кольцо, поэтому, чтобы избежать зацикливания при определении главного арбитра. один из четырех арбитров всегда заблокирован. Этот арбитр входит в состав контроллера, который является резервируемым блоком, при этом ближайший правый в кольце арбитров имеет наивысший приоритет, Такой способ соединения позволяет менять приоритеты арбитров по мере отказа резервных блоков, В случае, когда нет возможности подключить резервный модуль 1 вместо отказавшего, блок 2 арбитра отказавшего модуля 1 не блокируется, а блок 4

30 блокируется, при этом в кольцевом соединении всегда присутствует только один разрыв связи, В момент отсутствия резерва арбитр с точки зрения надежности нельзя считать полностью резервированным, но такой режим работы продолжается до окончания ремонта резерва, и всегда может быть выбрана такая интенсивность профилактики и ремонта, что вероятность безотказной работы системы будет не ниже заданной.

Учитывая малый объем аппаратуры одного блока 2 арбитра, можно сказать, что интенсивность обслуживания практически не увеличится по сравнению с плановой, Для поддержания нормального функционирования системы необходима такая интенсивность ремонта, чтобы на момент отказа активного вычислительного модуля резервный был исправен, однако возможна работа системы и при двух исправных вычислительных модулях, В последнем случае снимается блокировка блока распределенного арбитра одного из отказавших резервных блоков, Системз работает следующим образом.

Подается питание на три из четырех модуля 1, которые переходят в режим начального пуска, при этом на предварительно установленных триггерах 27 сформировано слово состояния системы, разряды которого, поступая на шину состояния системы, настраивают блок 6 и программно доступны

55 контроллерам 4, которые после запуска считывают слово состояния системы и имеют информацию об активных модулях 1. После считывания слова состояния активные модули 1 вводят информацию по магистрали внешних устройств (не показана) под управлением внешнего источника, предназначенную для обработки в режиме повышенной достоверности, а также информацию по локальным магистралям. (не показаны) от индивидуальных источников, которая не контролируется специально, Во время обработки каждому активному модулю 1 доступен для обмена один из собственных блоков 8 или 9 и для записи один из других блоков 8 или 9, принадлежащих ак ивным модулям 1 в зависимости от адреса, установленного на входе соответствующих коммутаторов 7. При этом в один из блоков 8 или 9 отказавшего модуля 1 также записывается информация, что эквивалентно непрерывной установке контрольных точек.

После окончания обработки важной информации модуль 1 готовит и записывает в регистр 12 информацию по результатам самоконтроля и приэнак готовности этой информации в регистры 14 и ожидает

1686454 поступления контрольной информации от других активных модулей 1, постоянно опрашивая собственный регистр 14, Если удалось считать контрольную информацию от одного из модулей 1, дальнейшее ожидание происходит в течение времени максимальной рассинхронизации, которое задается программно или может быть передано внешним источником. Если истекло заданное время, соответствующий модуль 1 считается сбившимся; если информация поступает от всех активных модулей 1, то ожидания не происходит, что ускоряет процесс синхронизации.

Обработка контрольной информации начинается с того,.что модули 1 выдают сигнал сброса регистра 14 путем чтения регистра 12 и мажоритарно обрабатывают результаты самоконтроля и поступившие от других модулей 1. Если неисправность не обнаружена, каждый из активных модулей посылает запрос на вывод в блок 2, при этом ближайший правый модуль 1 от заблокированного получает разрешение на вывод, а остальные модули 1 ждут сигнала на ввод от внешнего источника, которым может быть сигнал окончания вывода главного вданном цикле модуля 1. После завершения вывода начинается ввод новой порции информации для дальнейшей обработки. В случае обнаружения несовпадения контрольных слов модуль 1 записывает в соответствующий разряд регистра 21 блока 3 сбившегося модуля 1 признак наличия неисправности, при этом сбой в двух подряд циклах вывода считается отказом.

Если решение о неисправности совпадает у двух модулей 1, то на выходе останова блока 3 появляется активный сигнал и неисправный модуль 1 не участвует в выводе.

Кроме того, устанавливается в активное состояние триггер 16. После окончания вывода активные модули 1 сбрасывают признак наличия неисправности, при этом приостановленный модуль 1 разблокируется, а одновибратор 26 его блока 6 формирует импульс сбоя, который по схеме монтажного ИЛИ устанавливает в начальное состояние активные модули 1, при этом происходит перекоммутация блоков 8 и 9 сбившегося модуля 1.

Таким образом, вновь все активные модули 1 имеют в доступных им для обмена блоках 8 и 9 корректную информацию..

В случае отказа модуля 1 дополнительно с остановом в регистр 22 его блока 3 активными модулями 1 записывается признак отказа, который может быть сброшен только оператором после ремонта, и этот модуль выводится из состава системы.

Если есть исправный резервный модуль

1, то дополнительно в регистре 20 записывается сигнал блокировки блока 2 отказавшего модуля 1 и разблокировки блока 2

5 резервного модуля 1, одновременно снимается сигнал останова резервного модуля 1, что приводит к генерации общего сигнала

"Сбой" одновибратором 26 этого блока и система переходит в начальное состояние, 10 но уже с другим составом модулей 1, При этом очевидно корректируется код на шине слова состояния системы, Если резерва нет, то блокировка блока 2 не производится, Алгоритм функционирования блока 2

15 арбитра очевиден из схемы на фиг. 6. Особенностью является воэможность блокировки, которая осуществляется подачей сигнала блокировки на первый вход элемента ИЛИ-НЕ 29 и на первый вход элемента

20 ИЛИ 28, второй вход которого подключен к входу занятости блока 2, а выход — к входу занятости арбитра, при этом активизация входа блокировки приводит к снятию признака занятости на первом выходе блока 2

25 и установке признака запрещения вывода на втором выходе блока 2, что эквивалентно разрыву в кольце блоков 2 и заданию высшего приоритета ближайшему правому от заблокированного блоку 2, 30 Блок 6 управления обменом работает следующим образом. Функционально блок

6 можно разделить на два узла: управления коммутатором 7 — блоки 16 — 19 и управления мультиплексором 10 — узел 15, причем по35 следний блок представляет собой комбинационную схему,. на входы которой поступают сигналы отказов от трех блоков 1 по шине слова состояния системы, а на выходе формируется код адреса блока 1, запи40 сывающего информацию s один из блоков 8 или 9. Узел 15 функционирует в соответствии с таблицей.

Узел управления коммутатором 7 осу; ществляет перекоммутацию блоков 8, 9 по

55 сигналу "Сбой" в случае. если был установлен в активное состояние триггер 16.

Матричный коммутатор 7 в зависимости от уровня сигнала на его управляющем входе соединяет блоки 4-8 и 9 — 10, либо 4 — 9 и

8 — 10 соответственно.

1686454

15

Мультиплексор 10 представляет на функциональном уровне группу мультиплексоров, на информационные входы которых поступают соответствующие разряды шин обмена с блоками 8, 9 трех соседних модулей 1, а на адресный вход группы поступает код одного из исправных в данный момент модулей 1.

Ьлок 5 контроля работает следующим образом. Сигнал стробирования записи контрольной информации является признаком готовности контрольной информации, поступает и фиксируется в соответствующих разрядах регистров 14 соседних блоков

5, Сброс регистра 14 осуществляется при попытке чтения регистра 12 r1o сигналу чтения после считывания контрольной информации от всех активных модулей 1.

Контроллер 4 вычислительного блока представляет собой микропроцессор с блоками памяти и интерфейсами СБИС, Все перечисленные блоки могут быть реализованы на заказных СЬИС. что позволит увеличить надежность системы за счет уменьшения аппаратных затрат.

Очевидно, что эффективное быстродействие системы при прочих равных условиях определяется процентом простоев системы, вызванных отказом аппаратуры и восстановлением работоспособности.

Контроллер 4 данной системы является сложным устройством с памятью, поэтому неисправности могут накапливаться в блоках 8, 9, хранящих промежуточные результаты работы и необходимые переменные.

После перевода контроллера 4 в начальное состояние можно лишь частично маскировать накопившиеся неисправности, для полного восстановления необходима инициализация блоков 8, 9. Ограниченные ресурсы многопроцессорных контроллеров часто не позволяют хранить информацию о контрольных точках, а учитывая, что программное обеспечение находится в ПЗУ, перезапуск системы эквивалентен установке контрольной точки без дополнительной аппаратуры, Формула изобретения

Многопроцессорная система, содержащая четыре вычислительных модуля, каждый из которых содержит контроллер, два блока памяти и матричный коммутатор, причем системные входы-выходы контроллера соединены с первыми информационными входами-выходами матричного коммутатора поразрядно, вторые и третьи входы-выходы которого поразрядно соединены с входами-выходами обмена первого и второ20

55 го блоков памяти соответственно, о т л и ч аю щ а я с я тем, что, с целью повышения надежности и коэффициента готовности за счет сокращения времени реконфигурации, в каждый вычислительный модуль введены блок арбитра, блок реконфигурации, блок контроля, блок управления обменом и мультиплексор, причем в каждом вычислительном модуле первый выход блока арбитра соединен с входом разрешения выдачи контроллера, выход запроса вывода которого соединен с одноименным входом блока арбитра, вход блокировки которого соединен с первым выходом блока реконфигурации, второй выход которого соединен с входами остановка контроллера и блока управления обменом, а третий выход соединен с входами признаков сбоя контроллера и блока управления обменом, выход которого соединен с управляющим входом матричного коммутатора, выходы группы блока управления обменом соединены поразрядно с управляющими входами мультиплексора, выходы которого соединены с информационными входами матричного коммутатора, выходы контрольной информации контроллера соединены поразрядно с входами первой группы блока контроля, вход сброса которого соединен с выходом сброса контроллера, второй выход блока арбитра К-ro (К

= 1...3) вычислительного модуля соединен с вторым входом, входом запроса блока арбитра (К+1)-го вычислительного модуля, второй выход блока арбитра четвертого вычислительного модуля соединен с вторым входом запроса блока арбитра первого вычислительного модуля, вторые выходы блоков реконфигурации объединены по схеме

ИЛИ, четвертый выход блока реконфигурации К-ro (К = 1...4) вычислительного модуля соединен с входом признака отказа контроллера К-го вычислительного модуля, К-м входом группы блоков управления обменом всех вычислительных модулей, К-м входом состояния группы контроллеров всех вычислительных модулей, выходы реконфигурации контроллера К-ro вычислительного модуля соединены с входами соответствующей группы трех оставшихся вычислительных модулей, выходы блока контроля К-ro вычислительного модуля соединены с входами соответствующей группы блоков контроля трех оставшихся вычислительных модулей, системные выходы контроллера Кro вычислительного модуля соединены поразрядно с информационными входами групп мультиплексора каждого из трех оставшихся вычислительных модулей, 168б454

1686454

1686454

Ввод, обработка, подготовка и эапись контрольной икр мацки в регистр 12 с установкой знака зеписи

Чтение регистра I3 до появления признаков записи от активнык блоков 4 в соответствии со словом состояния

Чтение контрольной ин юрмации от активного блока 4 и ожидание в течение %ax рассинхронизации другого блока 4, если он есть

Если ожидаемый блок 4 не выдал информацию, пометить его неисправн и и начать голосование конт льной ин а| и

Если есть несовпадение, выдать останов на соответствующий блок 4 (разряд регистра 2I) Запрос на вывод, если есть разрешение - начать вывод Гсигнал окончания вывод4(, иначе ждать окончания вывода ли был сигнал оствнова, то если есть резерв и зто отказ, то заблокировать арбитр этого блока 4, разблокировать резервный блок 4. Общий сброс

Если сбой - то об и сб с

Составитель А.Чеканов

Техред M. Моргентал Корректор М.Шароши

Редактор В.Данко

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

Заказ 3599 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, -Москва, Ж-35, Раушская наб., 4/5

Микропроцессорная система Микропроцессорная система Микропроцессорная система Микропроцессорная система Микропроцессорная система Микропроцессорная система Микропроцессорная система 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано при построении систем обработки данных с программируемой архитектурой

Изобретение относится к вычислительной технике и может быть использовано при построении коммутационных сетей мультипроцессорных вычислительных систем

Изобретение относится к вычислительной технике и предназначено для построения мультипроцессорных вычислительных систем с децентрализованным управлением

Изобретение относится к вычислительной технике и технике связи и может использоваться при проектировании устройств обработки данных и построении узлов коммутации на сетях передачи дискретной информации

Изобретение относится к передаче данных в электросвязи и может быть использовано при управлении распределенной сетью с коммутацией пакетов или сообщений

Изобретение относится к вычислительной технике и предназначено для использования при построении коммутационных систем вычислительных структур с распределенным управлением

Изобретение относится к вычислительной технике и может быть использовано для организации обмена информацией ресурсов (процессоров, блоков памяти и т.д.) вычислительной системы

Изобретение относится к вычислительной технике и может быть использовано для построения надежных мультипроцессорных систем

Изобретение относится к вычислительной технике , в частности, к адаптивным мультипроцессорным системам, перестраивающим свою структуру в зависимости как от заданных способ обработки данных, так и от отказов отдельных процессоров, и может быть применено в измерительно-вычислительных комплексах, в автоматизированных системах управления технологическими процессами и в системах автоматизации испытаний и контроля сложных объектов

Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных матричных и векторных процессоров, в которых в процессе обработки информации происходит движение данных в вычислительной среде, при построении вычислительных систем с динамической архитектурой

Изобретение относится к системам управления приложениями распределенной информационной системы, такими, как сетевые компьютерные программы, в которых компьютер, представляющий администратор по управлению приложением, логически взаимодействует с пунктом управления сервисом сети телекоммуникаций

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах различного назначения

Изобретение относится к безопасным микросхемам, которые выполняют криптографические способы и протоколы для различных информационно-технических применений
Изобретение относится к способу присвоения адресов работающим в системном режиме компьютерам

Изобретение относится к области вычислительной техники

Изобретение относится к локальным вычислительным сетям второго уровня

Изобретение относится к системе и способу для осуществления обмена частными уведомлениями, относящимися к информации о наличии объекта, присутствие которого необходимо определить

Изобретение относится к системе и способу динамического конфигурирования порта сетевого оборудования (20) для связи в широкополосной сети (10)

Изобретение относится к обработке приложений для использования в вычислительном устройстве, в частности к предоставлению ресурсов устройства, приходящихся на одно приложение

Изобретение относится к области управления компьютерными сетями, а более конкретно к системам управления компьютерными сетями с использованием алгоритмов искусственного интеллекта
Наверх