Буферное запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ). Данное буферное ЗУ последовательного типа, асинхронное, двухпортовое (FIFO-memory devise) рассчитано на реализацию в виде БИС ЗУ на совмещенных n-p-n-p-транзисторных структурах тиристорного типа. Элементы памяти состоят из двух таких структур, из них составлены одноступенчатые сдвиговые регистры накопителя , Раздельное управление сдвигами осуществляется по токовым и управляющим шинам, причем повышенный ток выборки при сдвиге генерируется и в принимающую, и в передающую числовые линейки, а импульс запирающего напряжения формируется в управляющей шине принимающей числовой линейки. Формирование управляющих импульсов напряжения и тока осуществляет управляющий регистр, содержащий RS-триггер на тиристорах и внутреннюю асинхронную времяформирующую цепочку, управляющие импульсы уплотнены: окончание импульса в f-й числовой линейке совпадает с началом импульса в i+1-й числовой линейке. Буферное ЗУ как по накопителю, так и по обрамлению выгодно отличается простотой . 1 з.п.ф-лы, 4 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (и)ю 6 11 С 19/28

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4492771/24 (22) 10.10.88 (46) 07.11.91. Бюл. М 41 (71) Институт кибернетики им. В.М.Глушкова (72) В.И.Вешняков, M.Ä.Êàðäàùóê, О;Г.Мороз-Подворчан и И.С.Гавриленко (53) 681.327.66(088.8) (56) Авторское свидетельство СССР

М 974411, кл. G 11 С 19/00, 1980.

Авторское свидетельство СССР

М 1499405, кл, G 11 С 19/28, 1987. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ). Данное буферное ЗУ последовательного типа, асинхронное, двухпортовое (FIFO-memory devise) рассчитано на реализацию в виде БИС ЗУ на совмещенных и-р-и-р-транзисторных структурах тириИзобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ), и может быть реализовано в виде БИС ЗУ на совмещенных биполярных транзисторных и-р-и-р-структурах;

Цель изобретения — упрощение буферного ЗУ, На фиг.1 представлена функциональная схема буферного ЗУ; на фиг,2 — схема электрическая двух разрядов управляющего регистра и двух элементов памяти (ЭП)

° накопителя; на фиг.3 — временная диаграмма работы буферного ЗУ; на фиг,4 — схемэ емкостной нагрузки, эквивалентной одному переключаемому ЭП.,, SU „1689991 A 1 сторного типа. Элементы памяти состоят из двух таких структур, из них составлены одноступенчатые сдвигавые регистры накопителя, Раздельное управление сдвигами осуществляется по токовым и управляющим шинам, причем повышенный ток выборки при сдвиге генерируется и в принимающую, и в передающую числовые линейки, а импульс запирающего напряжения формируется в управляющей шине принимающей числовой линейки, Формирование управляющих импульсов напряжения и тока осуществляет управляющий регистр, содержащий

RS-триггер на тиристорах и внутреннюю асинхронную времяформирующую цепочку, управляющие импульсы уплотнены: окончание импульса в f-й числовой линейке совпадает с началом импульса в !+1-й числовой линейке. Буферное ЗУ как по накопителю, так и по обрамлению выгодно отличается простотой. 1 з.п.ф-лы, 4 ил.

На фиг,3 обозначено: а — управляющие импульсы на входе "Запись", б — на управляющей шине 1-го разряда, в — на выходах элемента задержки 1-го разряда, r — на управляющем выходе 14 "Наращивание памя. ти", д — на управляющем выходе 18

"Готовность записи", е — на выходе "Считывание" ° ж — на управляющей шине 10 1-ro разряда, з — на выходах элемента задержки

I-го разряда, и — на выходе 22 "Готовность считывания", к — на информационных выхо дах, л — напряжение в I-й управляющей шине, м — ток в I-й токовой вине, н — ток в (f-1}-й токовой шине, о — напряжение на выходах

i-го элемента задержки, и — напряжение в (I+1)-A управляющий шине, р — ток в (!+1)-й

1689991 ф 0

20

40 токовой шине, с — напряжение на выходах (!+1)-го элемента задержки, т — напряжение в (!+2)-й управляющей шине, диаграммы е-т относятся к режиму считывания, Буферное запоминающее устройство содержит элементы 1 памяти, каждая строка из которых образует сдвиговый регистр, на входе и выходе которого имеется согласующий элемент 2,3 соответственно(или буфер), Каждый столбец ЭП образует I-ю числовую линейку = 1,2...!. !-я числовая линейка отличается от остальных тем, что ее элементы 1 памяти содержат нагрузочные элементы 4, например резисторы, подключенные к шине 5 напряжения питания, Управляющий регистр В каждом разря де содержит RS-триггер 6, Единичный выход !-го триггера и нулевой выход (!+1)-ro триггера соединены с входом (!+1)-го элемента 7 задержки, входом (!+1)-го усилителя

8 нагрузочным элементом 9 и управляющей шиной 10 (i+1)-й числовой линейки (ЧЛ), На выходе усилителя 8 В каждом разряде, крОме первого и последнего, имеются первый и в орой токовые выходы, а в первом и последнем разряде — по одному.

Токовая шина 11 каждой ЧЛ соединена с первым токовым выходом !-го усилителя, Вторым токовым Выходом (!+1)-го усилителя и источником 12 тока хранения, Нагрузочные элементы 9 и источники 12 соединены с шиной 5 напряжения питания.

В первом разряде управляющего регистра выход элемента 7 соединен с входом выходного буфера 13, выход которого является управляющим Выходом 14 буферного

ЗУ "Наращивание памяти".

Выход входного буфера 15 подключен к

"нулевому" выходу триггера nepeoro разряда, а его вход является управляющим входом 16 "Запись".

Выход выходного буфера 17 подключен к нулевому выходу триггера первого разряда, а его выход является управляющим выходом 18 "Готовность записи".

Выход выходного буфера !9 подключен к "нулевому" входу !-ro триггера, а его вход является управляющим входом 20 "считываwe". Вход выходного буфера 21 подключен к "единичному " выходу I-ro триггера, а его выход является управляющим выходом 22

ГОтОВнОсть считыВания

Элемент памяти (фиг.2) состоит из двухэми1-ерных и-р-и-транзисторов 23 и 24, совмещенных с р-и-р-транзисторами 25, 26 соответственно. Транзисторы 23, 24 охвачены перекрестной связью коллектор-база.

Триггер управляющего регистра выполнен из двух и-р-и-транзисторах 27, 28, соВмещенных с р-и-р-транзисторами 29, 30 соответственно, в перекрестных связях коллектор-база содержатся диоды 31, 32 Шоттки. Элемент 7 задержки содержит и-р-и-тоанзисторы 33-35, диоды 36-.38, а также резисторы 39-42.

Усилитель содержит и-р-и-транзистор

43, резистор 44 и двухэмиттерный и-р-птранзистор 45. Эмиттеры транзистора 45 соединены с токоэадающими резисторами

46 и 47, другие концы которых являются соответственно вторым и первым токовыми выходами усилителя.

Источник тока хранения выполнен на диоде 48 и резисторе 49. С шиной 50 нулевого потенциала соединены базовые резисторы 39, 40, 44 и эмиттеры транзисторов 34, 35.

В режиме хранения определенная часть числовой линейки с )-й no l-ю заполнена информацией, и соответствующие триггеры

УР с j-ro по !-й находятся в состоянии "1", а с 1-ro no O-1)-й в "0". Триггер установлен в

"1", когда его транзисторы 28, 30, образующие правый тиристор (фиг.2) закрыты, а транзисторы 27, 39 открыты, При хранении на всех управляющих шинах 10 поддерживается низкий потенциал, поскольку в каждом триггере включен один из двух тиристоров: левый — в цепочке триггерон, установленных в "1", или правый — в цепочке триггеров, установленных в "0".

Выходные транзисторы 34 и 35 всех элементов 7 закрыты.

Потенциал на всех управляющих шинах равен падению напряжения на выключенном тиристоре 0,6-0,8 B.

Все элементы памяти при хранении запитаны от слаботочных источников током хранения !хр. Ток !хр протекает в элемент памяти например !-й числовой линейки. через открытые транзисторы 23, 25 (или же 24, 26 фиг.2), и замыкается на "землю" через хранящие эмиттеры п-р-п-транзисторов, !-ю управляющую шину и включенный тиристор

RS-триггера. На управляющей шине первого разряда управляющего регистра также поддерживается низкий потенциал зе счет протекания тока через буфер 15.

При записи в буферное ЗУ нового информационного слова на вход 16 подается импульс (диаграмма а). Потенциал первой управляющей шины повышается (диаграмма б), и усилитель первого разряда генери= рует повышенный ток выборки l в токовую шину первой числовой линейки. Установление высокого потенциала на управляющей шине приводит к запиранию и-р-и-транзисторов 23, 24 (фиг.2) по хранящим эмиттерам, вследствие чего элементы памяти первой числовой линейки переключается в

1689991 состояние, определяемое входными буферами 2. Происходит формирование с некоторой задержкой на выходах элемента 7 первого разряда импульса напряжения (диаграмма в), которым переключается в "1" первый триггер управляющего регистра, на выходах 14 и 18 формируются управляющие сигналы(диаграммы г, д). После этого потенциал первой управляющей шины понижается до исходного состояния, ток в первой токовой шине снижается до значения I p, а элемент 7 первого разряда возвращается в исходное состояние.

Если второй триггер управляющего регистра установлен в "0", то после переключения в "1" первого триггера повышается потенциал второй управляющей шины, усилитель 2-го разряда генерирует ток выборки во 2-ю токовую шину, производится перезапись информационного слова из первой числовой линейки во 2-ю, с некоторой задержкой формируется импульс на выходах элемента 7 второго разряда, которым переключается в "1" 2-й триггер и возвращается в "0" 1-й триггер, к этому моменту во избежание повторного ложного срабатывания импульс на входе 16 должен быть прекращен.

После переключения в "1" 2-ro триггера повышается потенциал 3-й управляющей шины, и аналогичный процесс переключения замкнутой цепочки эИементов происходит в 3-м разряде. . Третий импульс "Запись" (диаграмма а) поступает; когда ЗУ заполнено. В этом случае занесение информации в накопитель не происходит, отсутствие отрицательного импульса на выходе 18 означает отсутствие . подтверждения записи.

Минимальная длительность выходного импульса "Запись" должна быть достаточной для заряда управляющей шины. При записи в ЗУ на максимальной частоте длительность входного импульса и пауза между импульсами равны длительности внутриформируемого импульса управляющей шины и.

Рассмотрим динамику переключения . элементов. Когда маркерная "1" достигает (1-1)го триггера, à I-й установлен в "0", начинается заряд I-й управляющей шины (фиг.З диаграмма л), усилитель генерирует токи Iв . в I-ю токовую шину (диаграмма м) и Ia в (l-1)-ю (диаграмма н). В расчете на один элемент памяти Is равен, например, 100-200 мкА, а Is — 60-120 мкА при токе 1хр 2 5 мкА.

При повышенном питающем токе ЭП I-й числовой лйнейки ускоренно переключаются в соответствии с состоянием (I-1)-х элементов памяти.

55 переключения в "f" остается в таком состоянии, и теперь уже он становится граничным.

Таким образом, при записи маркерные

"1" продвигаются по УР, и соответственно

Далее с некоторои задержкой „"н"-, в:=ходах элемента 7 1-го разряда формируется отрицательный импульс (диаграмма О), Которым переключаются в "1" I-й триггер, и возвращается в "0" (1-1)-й, при этом дисды

Шоттки, имеющие низкое напряжение прямого смещения (обычно 0,35-0,45 В), позволяют отвести заряд из баз п-р-и-транзисторов и препятствуют протеканию перекрестных токов в тиристорном триггере, что необходимо для достижения на выходе выключенного тиристора полного напряжения

+5 В, Затем потенциал l-й управляющей шины понижается, и с небольшой задержкой отключения возвращается в исходное состояние элемент 7 1-го разряда. Длительность формируемых импульсов ти в управляющей и токовой шинах определяется, главным образом, величиной тз

Если (!+1)-й триггер установлен в "О", то после переключения в "1" i-ro триггера, заряжается ((+1)-я управляющая шина (диаграмма n), генерируется ток 1 в (i+ 1)-ю токовую шину (диаграмма э) и ток Is в I-ю (диаграмма м), одновременно, начиная с момента переключения 1-го триггера в "1", происходит разряд 1-й управляющей шины, и поэтому окончание импульса в I-й управляпщей и токовой шине совпадает с началам импульса Ь (I+1)-.й управляющей и токовой шине, т.е. импульсы в смежных разрядах управляющего регистра уплотнены (диаграммы л, м, и, р). Перекрытие импульсов в смежных разрядах управляющего регистра привело бы к сбоям, а паузы между.импульсами — к понижению быстродействия.

Предположим, что (1+2)-й триггер был первым в цепочке триггеров, установленных в "1", т.е. граничным. После переключения в

"1." (I+1)-ro триггера повышение потенциала (1+2)-й управляющей шины не происходит (диаграмма т), (1+1)-й триггер остается в "1" и. становится граничным в цепочке триггеров, установленных в "1".

Диаграммы, фиг.3 л — т отражают работу управляющего регистра после двух обращений на запись, вслед эа первым в 1-й управляющей шине формируется второй импульс (диаграмма л), одновременно генерируется ток Ib в 1-ю токовую шину и ток Ib в (1-1)-ю (диаграммы м, н), однако в (1+1)-й управляющей и токовой шине второй импульс не формируется (диаграммы и, р), l-триггер после

1689991 по управляющим шинам числовых линеек пробегают слева направо уплотненные импульсы напряжения, а по токовым шинам

"пробегают" уплотненные импульсы тока: Ib — в принимающих числовых линейках, 1ь — а передающих, Этими импульсами информационные слова продвигаются по числовым линейкам буферного ЗУ. Продвижение каждой маркерной "1" прекращается установлением а "1" последнего в цепочке триггеров, установленных до этого в "0", а информационное слово при этом перезаписывается в последнюю незанятую числовую линейку, При считывании коротким импульсом по входу "Считывание" (диаграмма е) переключается в "0" I-й триггер управляющего регистра. Если (И}-й триггер установлен в

"1", то потенциал I-й управляющей шины повышается (диаграмма ж), усилитель I-ro разряда генерирует ток Ib в (И)-ю токовую шину, происходит перезапись слова из (I-1)й числовой линейки а l-ю, Далее с задержкой тз на выходе элемента 7 I-ro разряда формируется отрицательный импульс (диаграмма з), которым переключается в "О" (I-1)-й триггер, a i-и возвращается в "1". Если (I-2)-й триггер в "1" то далее аналогичный процесс переключения замкнутой цепочки элементов происходит в (I-1)-м разряде управляющего регистра и заканчивается он переключением а "0" (i-2)-ro триггера и возвращением в "1" (1-1)-ro и т.д.

Временные диаграммы фиг.3 е — к иллюстрируют три обращения на считывание, После двух иэ них на выходе 22 имеются отрицательные импульсы (диаграмма и) снятия-восстановления "готовности" считывания, которые могут быть использованы для подтверждения действительного считывания. Третий импульс "Считывание" поступает, когда вся информация из ЗУ считана, В этом случае I-й триггер управляющего регистра переключается а *О", готовность считывания снимается, но не восстанавливается, информация а выходной числовой линейке не изменяется (диаграмма к), Длительность импульса "Считывание" должна быть достаточной для переключения триггера (ограничение снизу), но не должна превосходить tu, чтобы избежать одновременного воздействия установочных сигналов по В- и Я-входам I-ãî триггера.

Таким образом, при считывании по управляющему регистру продвигается маркерный "О", продвижение его заканчивается установлением а "О" последнего а цепочке триггеров„установленных до этого а "1". За такой цикл весь масоив хранимых а буфер. ном ЗУ данных сдвигается на одну числовую линейку к выходу.

Как и при записи возможно многократное считывание с периодом обращения не

5 менее 2 ти. Возможно совмещение асинхронной записи и считывания, происходящих с различной частотой. при этом маркерные

"1" и "О", продвигаются по управляющему регистру навстречу, прерывание их проис10 ходит s граничном разряде управляющего регистра без конфликтных ситуаций.

Управляющий регистр буферного ЗУ не имеет цепи начальной установки. При включении питания триггеры управляющего ре15 гистра устанавливаются в произвольное состояние, однако затем происходит упорядочение, правая часть. управляющего регистра заполняется "1", левая "О". Для подготовки буферного ЗУ к работе необхо20 димо "очистить" (обнулить) УР подачей серии импульсов "Считывание".

Рассмотрим переходной процесс переключения (i+1)-ro элемента памяти (фиг,2).

Положим транзисторы 24, 26 в нем открыты, 25 а 23, 25 закрыты, а в i-м элементе памяти наоборот, Импульс запирающего напряжения в (i+1)-й управляющей шине приложен к емкостной нагрузке, фиг,4, где Скэхр — емкость коллектор — хранящий эмиттер тра30 нзистора 24, Сбэу — емкость база — управля:ощий эмиттер транзистора 23. Напряжение, передаваемое в базу транзисторы 23, определяется емкостным делителем и равНо

0б = Ц1Скэхр/(Скэхр + Сбэу), где U< — мгновенное значение напряжения а управляющей шине.

При одинаковых площадях эмиттеров в тРанзистоРе 23 (24) CKBxp = Сбэу, в этОм случае примерно половина напряжения 0 передается в базу транзистора 23, заряжая ее током, протекающим через открытый транзистор 23 1-го ЭП. Когда Об на 0,7-0,8 В превышает потенциал 1-й управляющей шины, тиристор включается.

Для ускорения включения тиристора и быстрого разряда базы транзистора 24(1+1)й тиристорный элемент памяти запитывается повышенным током, вытекающим из элемента через уп рааляющий эмиттер транзистора 23 и далее в коллектор транзистора

23 i-го ЭП и i-e управляющую шину.

Упрощение буферного ЗУ достигается использованием более простых элементов памяти, схемой организации их в одноступенчатые накопительные регистры с особой организацией перезаписи (сдвига) информации в смежных числовых линейках, llo5

35

45 разрядное формирование уплотненных во времени импульсов напряжения и тока осуществляется за счет особой структуры управляющего регистра.

Формула изобретения

1. Буферное запоминающее устройство. содержащее матрицу элементов памяти, причем каждый элемент памяти состоит из двух совмещенных и-р-и-р-транзисторных структур с перекрестными связями коллЕктор — база, группу входных формирователей, выходы каждого из которых соединены с первыми эмиперами и-р-и-транзисторов первых элементов памяти соответствующих строк матрицы, а входы являются информационными входами устройства, группу выходных формирователей, входы каждого из которых соединены с коллекторами транзисторных структур последних элементов памяти соответствующих строк матрицы, а выходы являются информационными выходами устройства, первый и второй входные формирователи, входы которых являются соответственна входами записи и считывания устройства, первый, второй и третий выходные формирователи, выходы которых являются соответственно выходами . наращивания памяти, готовности записи и готовности считывания устройства, управляющий регистр, каждый разряд которого состоит иэ RS-триггера, причем инверсный выход RS-триггера каждого разряда соединен с входами усилителя и элемента задержки, первый выход которого соединен с

S-входом данного триггера, прямой выход и

R-вход. RS-триггера каждого разряда, кроме последнего. соединены соответственно с входом и вторым выходом элемента задержки последующего разряда, второй вых©д элемента задержки первого разряда соединен с входом первого выходного формирователя, а вход усилителя первого разряде— с входом второго выходного формирователя и с выходом первого входного формирофагеля, прямой выход и Я-вход триггера последнего разряда соединены соответственно с входом третьего выходного формирователя и с выходом второго входного формирователя, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, она содержит группу элементов нагрузки, первые выводы которых соединены с шиной напряжения питания, в вторые — с эмиттерами соответствующих р-и-р-транзисторов последних .элементов памяти каждой строки матрицы, а в каждом разряде управляющего регистра — элемент нагрузки, первый вывод которого соединен с входом усилителя данного разряда, и в каждом разряде, кроме последнего, источник тока хранения, первый вывод которого соединен с первым выходом усилителя данного разряда и вторым выходом усилителя. последующего разряда, вторые эмиперы и-р-и-транзистс ов элементов памяти каждого столбца матрицы соединены с входам усилителя соответствующего разряда управляющего регистра, эмиттеры р-и-р-транзисторов элементов памяти каждого столбца ма1 рицы, кроме последнего, соединены с первым выходом усилителя соответствующего разряда управляющего регистра, в каждой строке матрицы п-е коллекторы транзисторных структур каждого элемента памяти, кроме последнего, соединены с первыми эмиттерами соответствующих и-р-и-транзисторов последующего элемента памяти.

2. Устройство поп.1, отл и ч а ю щеес я там, что каждый RS-триггер состоит из двух совмещенных транзисторных структур тиристорного типа с диодами Шоттки в перекрестных связях коллектор — база, причем коллекторы транзисторных структур являются R- u S-входами триггера, эмиттеры соответствующих р-и-р-транэисторов— прямым и инверсным выходами триггера, а эмиттеры и-р-и-транзисторов соединены с шиной нулевого потенциала устройства.

1689991

1689991

1689991

Составитель A.Äåðþãèí

Техред М.Моргентал

Корректор Н.Король

Заказ 3816 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул.Гагарина, 101 о

Буферное запоминающее устройство Буферное запоминающее устройство Буферное запоминающее устройство Буферное запоминающее устройство Буферное запоминающее устройство Буферное запоминающее устройство Буферное запоминающее устройство Буферное запоминающее устройство 

 

Похожие патенты:

Изобретение относится к вычнс - лительной технике и может быть использовано в устройствах для сдвига и хранения информации; Целью 1 изобретения является у 7роще1ше ячей- ;Ки памяти эа счет сокращения числа Общих шин с трех до двух

Изобретение относится к вычислительной технике и может быть использовано при построении регистров сдвига

Изобретение относится к вычислительной технике и может быть использовано в регистрах сдвига на основе приборов с переносом

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения асинхронных устройств приема и передачи информации, каждая последовательность которой сопровождается стартовым и стоповым (одним или двумя) битами

Изобретение относится к запоминающим устройствам и может быть использовано в устройствах динамической памяти, а также для хранения как аналоговой, так и цифровой информации в устройствах на основе микросхем с зарядовой связью с электрическим и оптическим ее вводом

Изобретение относится к электронной технике, в частности к микроэлектронике , и может быть использовано в качестве кольцевых сдвигающих регистров, регистров развертки, генераторов импульсов сканирования

Изобретение относится к вычислительной технике и может быть использовано при проектировании регистров сдвига на основе приборов с переносом заряда

Изобретение относится к вычислительной технике и может быть использовано в интегральных схемах на основе приборов с зарядовой связью (ПЗС), запоминающих устройствах, приемниках оптической информации и т.п

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики

Изобретение относится к вычислительной технике. Технический результат заключается в подавлении шумов каждого вывода разряда без увеличения размера схемы. Сдвиговый регистр содержит одну или более схем каскадного соединения, в каждой из которых разряды соединены друг с другом каскадом с обеспечением возможности передачи импульса сдвига, причем по меньшей мере одна из указанных одной или более схем каскадного соединения содержит в числе своих разрядов группу последовательных разрядов, а каждый разряд группы последовательных разрядов содержит первый выходной транзистор, второй выходной транзистор, первый конденсатор, второй конденсатор, входной вентиль, первый переключающий элемент, второй переключающий элемент, третий переключающий элемент, четвертый переключающий элемент и пятый переключающий элемент. 3 н. и 8 з.п. ф-лы, 16 ил.

Изобретения относятся к вычислительной технике и могут быть использованы в устройствах отображения. Техническим результатом является уменьшение размеров устройства. Триггер содержит первый (p-типа), второй (n-типа), третий (p-типа) и четвертый (p-типа) транзисторы; входные клеммы; первую и вторую выходные клеммы, первый и второй транзисторы составляют первую КМОП-схему, затворы транзисторов соединены один с другим и стоки транзисторов соединены один с другим, третий и четвертый транзисторы составляют вторую КМОП-схему, затворы транзисторов соединены один с другим и стоки транзисторов соединены один с другим, первая выходная клемма соединена с затворной стороной первой КМОП-схемы и стоковой стороной второй КМОП-схемы, вторая выходная клемма соединена с затворной стороной второй КМОП-схемы и стоковой стороной первой КМОП-схемы, по меньшей мере, один входной транзистор, включенный в группу указанных транзисторов с первого по четвертый, исток входного транзистора соединен с одной из входных клемм. 9 н. и 30 з.п. ф-лы, 75 ил.

Изобретение относится к оптоэлектронике и микроэлектронике и может быть использовано для построения сдвиговых регистров в фотоприемных субмодулях для мозаичных фотоприемников, в частности, в фотоприемниках на микроболометрах. Техническим результатом является обеспечение возможности двунаправленной передачи информации и минимизация занимаемой площади кристалла БИС. Устройство содержит ячейки, каждая из которых состоит из двух коммутирующих и информационного p-МОП транзисторов, p-МОП транзисторов управления нагрузкой, нагрузочного p-МОП транзистора, варактора, тактовых шин, шины нулевого потенциала, а также двух дополнительных p-МОП транзисторов управления нагрузкой в нечетной ячейке или второго варактора в четной ячейке. 3 ил.

Группа изобретений относится к оптоэлектронике и микроэлектронике и может быть использована для построения сдвиговых регистров в фотоприемных субмодулях для мозаичных фотоприемников, в частности, в фотоприемниках на микроболометрах. Техническим результатом является обеспечение двунаправленной передачи информации сдвигового регистра, повышение стабильности работы в условиях существенных паразитных емкостей тактовых шин, а также минимизация занимаемой площади кристалла интегральной схемы. Устройство содержит ячейки, каждая из которых состоит из коммутирующих и информационных МДП-транзисторов n-типа, коммутирующих и информационных МДП-транзисторов р-типа, шины питания, шины нулевого потенциала, тактовых шин. 3 н.п. ф-лы, 9 ил.

Изобретение относится к оптоэлектронике и микроэлектронике и может быть использовано для построения сдвиговых регистров в фотоприемных субмодулях для мозаичных фотоприемников, в частности в фотоприемниках на микроболометрах. Техническим результатом является обеспечение реверсивности сдвига информации внутри динамического регистра сдвига, минимизация занимаемой площади кристалла ИС, обеспечение возможности двунаправленной передачи информации и стабильной работы устройства в условиях существенных паразитных емкостей тактовых синхронизирующих шин. Устройство состоит из ячеек, каждая из которых содержит МДП-транзисторы, конденсаторы, общую шину, синхронизирующие шины. 1 з.п. ф-лы, 6 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении возможности переключать порядок сканирования линии сигналов сканирования при предотвращении увеличения поверхности схемы, потребления тока и недостаточного заряда пиксельной емкости. Сдвиговый регистр содержит множество бистабильных схем, имеющих первое состояние и второе состояние и соединенных последовательно друг с другом, при этом множество бистабильных схем последовательно переходит в первое состояние на основе, по меньшей мере, четырехфазных синхросигналов, включающих в себя двухфазные синхросигналы, которые предоставляются в качестве первого синхросигнала и второго синхросигнала в бистабильные схемы каскада нечетного порядка из множества бистабильных схем, и двухфазные синхросигналы, которые предоставляются в качестве первого синхросигнала и второго синхросигнала в бистабильные схемы каскада четного порядка из множества бистабильных схем, в котором каждая бистабильная схема включает в себя: выходной узел; элемент переключения управления выводом; первый и второй модули заряда для заряда первого узла. 3 н. и 22 з.п. ф-лы, 30 ил.

Изобретение относится к оптоэлектронике и микроэлектронике и может быть использовано для построения двухтактных динамических регистров сдвига в фотоприемных субмодулях для мозаичных фотоприемников, в частности в фотоприемниках на микроболометрах. Техническим результатом изобретения является: расширение функциональных возможностей за счет обеспечения реверсивности сдвига информации внутри двухтактного динамического регистра сдвига, минимизация занимаемой площади кристалла ИС, расширение области применения за счет возможности двунаправленной передачи информации и стабильной работы устройства в условиях существенных паразитных емкостей тактовых шин. Двухтактный динамический регистр сдвига содержит ячейки, состоящие из двух инверторов, каждый из которых собран на нагрузочном, коммутирующем и ключевом МДП-транзисторах p-типа, из двух тактовых шин, шины питания и шины нулевого потенциала, причем в каждую ячейку введены дополнительный и дополнительный нагрузочный МДП-транзисторы p-типа и третья тактовая шина. 2 ил.

Изобретение относится к области информатики и вычислительной техники и может быть использовано в качестве запоминающего устройства. Техническим результатом является обеспечение возможности оперативного запоминания и считывания произвольной n-разрядной информации. Способ содержит этапы, на которых записывают код исходного состояния комбинаторного запоминающего устройства (КЗУ), назначают направление сдвигов влево или вправо, а на дополнительном входе сумматора по модулю два назначают постоянно логический ноль или логическую единицу, при считывании из КЗУ конкретного кода одновременно с сигналом «обращение» в качестве адреса подают на вход блока управления (БУ) КЗУ и далее на счетчик чтения соответствующий код числа сдвигов, которое под управлением БУ при наличии сигнала «обращение» отсчитывается счетчиком чтения и осуществляется на CP, по завершении сдвигов БУ выдает сигнал «считывание», по которому с выходов CP считывают нужную информацию, затем БУ устанавливает в исходное состояние CP и элементы памяти для очередного считывания, для записи в КЗУ одновременно с сигналом «обращение» выдают в КЗУ код записываемой информации, БУ определяет адрес хранения этой информации, в качестве которого определяется число сдвигов CP из его исходного состояния с помощью счетчика записи, осуществляют сравнение кода записываемой информации с кодом CP, при отсутствии равенства модифицируют показание CP на один сдвиг и прибавляют единицу на счетчик записи до тех пор, пока не произойдет сравнение, являющееся завершением процесса записи информации, после чего БУ выдает в качестве адреса записанной информации код соответствующего числа сдвигов CP с выхода счетчика записи и одновременно с этим сигнал «запись». 1 ил.
Наверх