Устройство для формирования адресов процессора быстрого преобразования фурье

 

Изобретение относится к вычислительной технике и может быть использовано в составе процессоров быстрого преобразования Фурье или быстрого преобразования в базисах ортогональных функций, используемых в спектроанализаторах. генераторах широкополосного случайного процесса, синтезатора речевых сигналов и т.д. Цель изобретения - сокращение аппаратных затрат . Поставленная цель достигается за счет того, что устройство содержит блок микропрограммного управления, реверсивный счетчик, первый и второй счетчики, блок постоянной памяти, блок модификации адреса, регистр, блок сравнения, программируемый коммутатор, мультиплексоры. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 06 F 15/332

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4724519/24 (22) 26.07.89 (46) 15.11.91, Бюл. М 42 (71) Институт технической кибернетики АН

БССР (72) А.Н.Мороэевич, B.À.Ôåäoñåíêî, Б.Б.Трибуховский и А.Н.Дмитриев (53) 681.32(088.8) (56) Авторское свидетельство СССР

hh 1174939, кл. G 06 F 15/332, 1984.

Авторское свидетельство СССР

ЬЬ 1499373, кл. G 06 F 15/332, 15.06.87, (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

АДРЕСОВ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ

Изобретение относится к вычислительной технике и может быть использовано в составе процессоров быстрого преобразования Фурье (БПФ) или быстрого преобразования в базисах ортогональных функций, используемых в спектроанализаторах, генераторах широкополосного случайного процессора, синтезаторах речевых сигналов и À

Цель изобретения — сокращение аппаратных затрат.

На фиг. 1 представлена функциональная схема устройства; на фиг, 2 — функциональная схема блока микропрограммного управления; на фиг. 3 — схема алгоритма блока микропрограммного управления.

Устройство для формирования адресов

БПФ (фиг. 1) содержит блок 1 микропрогрвммногоуправления, реверсивныйсчетчик

2, первый счетчик 3, второй счетчик 4, блок

5 постоянной памяти, блок 6 модификации

„„ Ж„„1691853 А1

2 (57) Изобретение относится к вычислительной технике и может быть использовано в составе процессоров быстрого преобразования Фурье или быстрого преобразования в базисах ортогональных функций, используемых в спектроаналиэаторах, генераторах широкополосного случайного процесса, синтезатора речевых сигналов и т,д. Цель изобретения — сокращение аппаратных затрат. Поставленная цель достигается эа счет того, что устройство содержит блок микропрограммного управления, реверсивный счетчик, первый и второй счетчики, блок по, стоянной памяти, блок модификации адреса, регистр, блок сравнения, программируемый коммутатор, мультиплексоры, 3 ил. адреса, регистр 7, блок 8 сравнения, (программируемый) коммутатор 9 и с первого по четвертый мультиплексоры 10-13.

Блок 1 микропрограммйого управления (фиг. 2) образуют счетчик 14 адреса, узел 15 памяти микропрограмм, регистр 16 микрокоманды, мультиплексор 17 условий и элементы И 18 и 19.

Устройство работает следующим образом.

Длина выборки задается извне на входахустройства "Длина выборки" в двоичном коде. На входе признака расположения данных в выборке "Расположение данных" задается признак прямой (P = 1) или двоично-инверсной (Р = О) адресации. Например, обрабатывается выборка данных длиной 1024 отсчета. При этом двоичный код 1010 (целое двоичное M-разрядное число, равное!о9 1024/M = )log2 101=4/M в двоичном коде) поступает на адресные входы

1691853 мультиплексора 10. При этом на выходе последнега формируется информация (О или

1), соответствующая информации на прямом выходе того разряда реверсивного счетчика 2, номер каторога равен коду длины последовательности, Для рассматриваемого случая номер выхода — двсят (одиннадцатый выход счетчика 2 — нумерация идет от нуля). Появление единицы на выходе мультиплексора 10 сигнализирует об окончании вычисленлй па слою алгоритма БПФ. Данный сигнал анализируется блоком 1 микропрограммног0 управления, и па его появлению (сигнал логической единицьi на выходе мультиплексора 10) блок 1 микропрограммного управления сигналом;: третьего выхода сбрасывает реверсивный счетчик 2, а в первый счетчик 3, определяющий номер слоя, сигналом с пятого выхода блока 1 микропрограммного управления дсбавляется единица. При атом осуществляется переход к вычислениям по очередному слою.

Перед выполнением каждого слоя алгсритма БПФ необходимо произвести коммутацию I-го разряда адреса 0 1! на входе коммутатора 9 с j-м разрядом адреса D О! на выходе каммутатаоа 9. Для программирования связей па всем N разрядам (N — числа разрядов в адресе, N =)1ащ Ц, где L — длина выборки) требуется Nтактов,,в течение которых на девятом выходе блока 1 микропраграммнага управления поддерживается сигнал низкого уровня. Перебор N адресов для программирования связей осуществляется с помощью счетчика 4, который перед началам прсграммиравания связей потенциальным сигналам с шестого выхода блока

1 микропрограммного управления устанавливается в нулевое состояние, Выходы счет, чика 4 адресуют младшие N разрядов ( адресных входов блока 5 постоянной памя, ти, старшие N разрядов адресных входов кот -рого адресуются счетчиком 2, определяющим программирование связей в зависимости ат номера слоя, Порядок каммутацли адресных разрядов основывается на тай особенности алгоритма БПФ, чта адреса пары операндов отличаются информацией в одном разряде; номер которого соотвегствует номеру слоя алгоритма (эта особенность использована и в известном устройстве для адресации ряда мультиплексоров), следовательно, в каждом слое адреса отличаются ат кодов счетчика только порядком следования разрядов. Для нулевого слоя разряды адреса коммутируются в естественном порядке (D 1 8 с D Оф»

D 1; с D 01 и т.д,), для первого слоя разряд

О1 g коммутируется с D О !, а Э 11 — с D O

35 коммутатор 9 и мультиплексор 12, Окончание вычислений па специальному слою апгаритма БПФ определяется мультиплексором 11. Для мультиплексора

11 информация на входах смещена на один разряд по отношению к мультиплексору 10 (фиг. 1),;оответствует характеру вычислений в специальном слое.

При наличии сигнала высокого уровня на адресном входе мультиплексора 13 на вторую группу входов блока 8 сравнения поступает код номера коммутируемого разряда с выхода счетчика 4, В этом случае сигнал высокого уровня на выходе блока 8 сравнения сигнализирует об окончании

50. программирования связей в коммутаторе 9.

Управление работой устройства осуществляется блоком 1 микропрограммного управления (фиг. 2). Счетчик 14 с возможностью параллельного занесения информации выполняет функцию регистра адреса микрокоманды. Его выходы подключены к входам узла 15 постоянной памяти, в котором записана микропрограмма работы всего устройства. Считанная из узла 15 постоянной памяти микрокоманда запоминается в ре ч5

30 (см; табл. 1). Прошивка блока 9 постоянной памяти для выборки длиной L =-8 приведена в табл. 2.

";lo окончании вычислений по основному алгоритму(для выборки 1024-десять слоев:

Î, 1„ 2,..., 9) устройство переходит на адресацию в специальный слой (для рассматриваемого примера слой 10), Наличие перехода в специальный слой сигнализируется блоком 8 сравнения, на вторую группу входов которого подается через мультиплексор 13 (на адресный вход которо о поступает сигнал низкого уровня с одиннадцатого выхода блока 1 микропрограммного управления) код номера текущего слоя со счетчика 3, а на первую — кад "Длина выборки". Специальный слой требуется для использования алгоритмов БПФ обработки действительных последовательностей, что позволяет устранить выполнение избыточных вычислений. В специальном слое формируются à,:: ðåñà операндов I и 1=1, где! = 1, 2, ..., 1/"-1А -- длина выборки, Формирование таких адресов в предлагаемом устройстве происходит следующим образом.

Счетчик 2 обнуляется, и происходит прораммиравание связей в коммутаторе 9 аналогично нул "âîìó слою алгоритма БПФ.

Адрес первого операнда (адрес 1=1) записывается в выходной регистр 7 с инверсных выходов счетчика 2 через мультиплексор 12.

Адрес второго операнда (адрес I) формируется путем прибавления "1" к содержимому счетчика 2 и поступает в регистр 7 через

1691853 стре 16 микрокоманды, Выбор адреса следующей микрокоманды осуществляется автоинкрементным способом (путем добавления единицы к содержимому счетчика 14) либр путем условного или безусловного перехода к.требуемому адресу (занесение в счетчик 14 параллельного кода адреса перехода). Адрес перехода определяют разряды микрокоманды 0 0 — 0 5 после адресов перехода. Переход инициируется сигналом (логической единицы), возникающим на выходе мультиплексора 17.

Сигнал на выходе мультиплексора 17 появляется в том случае, если в поле признаков перехода Q6,,Q7сформирован код,,отличный от "11", а на адресных входах мультиплексора.17. — код условия перехода (Х 0—

ХЗ, табл. 3).

Разряды 0 8 и Q 9 регистра 16 строби.руются с помощью элементов И 18 и 19 и являются соответственно первым и вторым выходами блока 1 микропрограммного управления. Выходы разрядов Q 10 — 0 18 регистра 16 являются соответственно третьим-одиннадцатым выходами блока 1 микропрограммного управления.

Работа устройства для формирования адресов иллюстрируется схемой алгоритма (фиг. 3), кодировка макрокоманд которого представлена в табл. 4.

На фиг. 3 введены следующие обозначения:

"+1СТ1" ("1" в столбце QS табл. 4) соответствует формированию импульса на первом выходе блока 1 микропрограммного управления, подключенном к суммирующему входу реверсивного счетчика 2;

"-1СТ1" ("1" в столбце 09 табл. 4) соответствует формированию импульса на вто-. ром выходе блока 1 микропрограммного управления, подключенном к вычитающему входу реверсивного счетчика 3;

"Сброс СТ1" ("1" и столбце 010 табл. 4) соответствует формированию потенциального сигнала на. третьем выходе блока 1 микропрограммного управления, подключенном к выходу сброса-реверсивного счетчика 2;

"3nRG" ("О" "1") в столбце Q11 табл.

4) соответствует. формированию потенциального сигнала на четвертом выходе блока

1 микропрограммного управления, подключенном к синхровходу регистра 7;

"+1СТ2" ("О" в столбце 012 табл. 4) соответствует формированию потенциального сигнала на пятом выходе блока 1 микропрограммного управления, подключенном к счетному входу счетчика 3;

"Сбр.СТ2" ("1" в столбце Q13 табл. 4) соответствует формированию потенциального сигнала на шестом выходе блока 1 микропрограммного управления, подключенном к входу сброса счетчика 3;

"-+1СТЗ" ("0" в столбце 014 табл. 4) соответствует формированию потенциального сигнала на седьмом выходе блока 1 микропрограммного управления, подключенном к счетному входу счетчика 4;

"Сброс СТ3" ("1" в столбце 015 табл. 4) соответствует формированию потенциального сигнала нэ восьмом выходе блока 1 микропрограммного управления, подключенном к входу сброса счетчика 4;

"Z" (столбец Q16 табл. 4) — вход разрешения программирования связей в комму5

1 5 таторе 9 (активный уровень — низкий);

"А1" (столбец 017 табл. 4) — адресный вход мультиплексора 12 (А1 =- О, к входам регистра 7 подключены инверсные выходы счетчика 2, А1 = 1 — выходы коммутатора 9);

20 (адрес 000...00).

4. Выполняются микрокоманды с адре45 сами 5 — 7, в которых формируются сигналы

"+1СТ1", а затем и "3nRG", чем осуществляется запись в регистр 7 адреса второго операнда нулевой пары операндов (адрес

000...01). Далее эти операнды могут обрабатываться. арифметическим устройством, причем операнды нулевой пары требуют.

50 тривиального умножения на единицу, поэтому для своей обработки требуют меньшего времени, чем операнды остальных пар. Это используется при входе в циклический участок алгоритма, когда время на обработку нулевой пары уменьшено до трех

55 тактов.

"А2" (столбец Q18 табл. 4) — адресный вход мультиплексора 12 (А2 = О, к второй группе входов блока 8 сравнения подключены выходы счетчика 3, А2 = 1 — выходы счет25 чика 4); Ф вЂ” пустая микрокоманда.

Алгоритм формирования адресов следу ющий:

1. Выполняются микрокомэнды с адре30 сами 0 и 1 (десятичный эквивалент двоичного адреса). В этих микрокомандах осуществляется сброс счетчиков 2 — 4 (сигна-лы "Сброс СТ1", "Сброс СТ2", "Сброс СТЗ"), чем устройство подготавливается к работе, 35 2. Выполняется циклический участок микропрограммы с адресами 2, 3, чем осуществляется программирование связей коммутатора 9.

3. Выполняется микрокоманда с адре40 сом 4. Формируется сигнал "3nRG", чем осуществляется запись в регистр 7 адреса первого операнда нулевой пары операндов

1691853

5, Выполняются микрокоманды с адресами 8-10. Они аналогичны микрокомандам

5 71

В результате их выполнения в регистр 7 заносится адрес первого операнда первой пары операндов (000...010).

6, Выполняются микрокоманды с адресами 11-13. Они также аналогичны микро командам с адресами 5-7. В результате их выполнения в регистр 7 заносится адрес второго операнда (000...011).

7, Выполняется циклический участок микропрограммы, содержащий микрокоманды с адресами 14-25. В данном участке обрабатывается в арифметическом устройI стае и-я пара операндов (в момент входа первая пара, адресованная микрокоманда ми с.адресами 9 -11). Зэ время обработки и-й пары в арифметической устройстве не, .обходимо адресовать (и-1)-ю пару. обработанную в арифметическом устройстве в предыдущем цикле (в момент входа в цикли, ческий участок )О-я пара) и (и+1}-ю пару, ! которая будет обрабатываться в следующем цикл е.

Микрокоманды с адресами 14-16 три раза выполняют микрооперацию "-1CT1" и формируют микрооперацию "3nRG" в мик-. рокоманде с адресом 16, чем осуществляется формирование адреса первого операнда (n-1)-й пары (на момент входа в циклический . участок адрес 000.. 00).

Микрокоманды с адресами 17-19 аналогичны.микрокомандэм с адресами 5-7 и осуществляют формирование адреса второго операнда (n-1)-й пар,ы (на момент входа в циклическйй участок адрес 00...001).

Микрокоманды с адресами 20-22 .ри раза выполняют микрооперацию "+1СТ1" и формируют микрооперацию "Зпйб" в мик- рокоманде 23. Этим осуществляется формирование адреса первого операнда (n+1)-й пары (на момент входа в циклический участок адрес 000...0100).

Микрокоманды с адресами 23-25 аналогичны микрокомандам с,адресами 5-7 и осуществляют формирование адреса второго операнда (и+1)-й пары (на момент входа в циклический участок адрес 000...0101), Таким образом, при выполнении циклического участка происходит адресация (n-1). и пары для записи в память, (и+1)-й пары для считывания из памяти и обработки в следующем цикле. .В микрокоманде с адресом 16 анализируется условие ХО. При попытке сформировать. адрес для записи в память первого операнда (n-1)-й пары, не принадлежащего пространству адресов слоя алгоритма. БПФ для данной выборки, условие ХО. стайовится равным единице. При этом происходит условный переход к выполнению микрокоманды с адресом 26. Если первый операнд(пара операндов) принадлежит пространству, то перехода не происходит и циклический участок повторяется снова.

8. Выполняются микрокоманды с адресами 26 и 27. В них осуществляется формирование операций "Сброс СТ1", Сброс СТЗ" и "+1СТ2", Добавление единицы в счетчик 3 означает формирование следующего слоя алгоритма БПФ. В микрокоманде 27анализируется условие Х1, которое сигнализирует о переходе в специальный слой алгоритма

БПФ.

Если нет перехода в специальный слой алгоритма БПФ, то устройство начинает обрабатывать следующий слой путем выполнения микрокоманды с адресом 2. При

20 наличии перехода в специальный слой.осуществляется переход к выполнению микрокоманды с адресом 28, т.е. вход в участок алгоритма, осуществляющий формирование адресов операндов специального слоя.

9. Выполняется циклический участок микрокомэнд с адресами 29 и 30, чем осуществляется программирование связей коммутатора 9.

10. Выполняется микрокоманда с адреЗО сом 31, в которой адрес с инверсных выходов счетчика 2 записываетая в регистр 7, чем осуществляется формирование адреса первого операнда первой пары операндов специального слоя (адрес 11...11).

11. Выполняются микрокоманды с адресами 32 — 34. Данные микрокоманды аналогичны микрокомандам с адресами 5 — 7, В регистр 7 записывается адрес с прямых выходов счетчика 2 через коммутатор 9, В ре13. Выполняются микрокоманды с адресами 37-39. Данные микрокоманды аналогичны микрокомандам с адресами 5-7. В результате выполнения этих микрокоманд . осуществляется формирование адреса вто50

55 рого операнда второй пары специального слоя (000...010).

14. Выполняется циклический участок микропрограммы е адресами 40-51. В данном участке обрабатывается s арифметическом устройстве и-я пара операндов (в

40 зультате выполнения этих микрокрманд осуществляется формирование адреса второго операнда первой пары специального слоя (адрес 0000...001). Первая пара поступает далее в арифметическое устройство

45 для обработки, 12. Выполняются микрокоманды с адресом 34-36, Данные микрокоманды формируют адрес первого операнда второй пары специального слоя (адрес 111...110).

1691853

10

20 ющем цикле

Данные, адресуемые устройством, мо- 50

55 момент входа в циклический участок — вторая пара операндов), адресованная микрокомандами с адресами 34-39. За время обработки и-й пары операндов в арифметическом устройстве необходимо адресовать (и-1)-ю пару операндов, обработанную в арифметическом устройстве в предыдущем цикле (s момент входа в циклический участок первая пара), и (и+1)-ю пару, которая будет обрабатываться в следующем такте.

Микрокоманды с адресами 40-42 два раза. выполняют микрооперацию "-1СТ1" и формируют микрооперацию "3nRG" в микрокоманде с адресом 42. В этих микрокомандах осуществляется. формирование адреса первого операнда (n-1)-й пары (на момент входа в циклический участок адрес

111...111). Микрокоманды с адресами 43 — 45 аналогичны микрокомандам с адресами 5-7 и осуществляют формирование адреса второго операнда (n-1)-й пары {на момент входа в циклический участок адрес 00...001).

Микрокоманды с адресами 46-48 аналогичны микрокомандам с адресами 5 — 7 при наличии сигнала "А1 =- 1". Эти микрокоманды позволяют адресовать первый операнд (n+1)-й пары операндов {на момент входа в циклический участок алгоритма адрес 111...101).

Микрокоманды с адресами 49-.51 аналогичны микрокомандам с адресами 5—

7.Этим осуществляется формирование адреса второго операнда (о+1)-й пары (на момент входа в циклический участок адрес

00...011).

Таким образом, при выполнении циклического участка происходит адресация (и-1)й пары для записи в память, (n+1)-й пары для считывания из памяти и обработки в следуВ микрокоманде с адресом 42 анализируется условие Х2. Если условие Х2 равно единице, то зто означает, что все пары специального слоя обработаны и окончены все вычисления по специальному слою. Происходит переход к выполнению микрокоманды с адресом 52, т.е. "Конец". В противном случае циклический участок выполняется снова. гут быть представлены как в прямом, так и двоично-инверсном коде. Двоично-инверсный код предполагает перекоммутацию разрядов адреса в обратном порядке.

Младший становится старшим и т.д. Представление данных в прямом или двоичноинверсном порядке осуществляется блоком

6 модификации адреса. Суммирование с кодом "Смещение", задаваемым извне, позво30

35 ляет размещать произвольные выборки в памяти с любого адреса.

Формула изобретения

Устройство для формирования адресов процессора быстрого преобразования

Фурье, содержащее блок микропрограммного управления, реверсивный счетчик, первый счетчик, блок постоянной памяти, блок модификации адреса, блок сравнения, первый и второй мультиплексоры, регистр, выходы которого являются информационными выходами устройства, входы регистра соединены с выходами блока модификации адреса, входы суммирования, вычитания и сброса реверсивного счетчика — соответственно с первым, вторым и третьим выходами блока микропрограммного управления четвертый выход которого соединен с тактовым входом регистра, пятый и шестой выходы блока микропрограммного управления— соответственно со счетным входом и входом сброса первого счетчика, выходы первого и второго мультиплексоров и выход блока сравнения подключены соответственно к первому, второму и третьему входам блока микропрограммного управления, тактовый вход которого является тактовым входом устройства, адресные входы первого и второго мультиплексоров соединены с входами первой группы блока сравнения, управляю- щими входами первой группы блока модификации адреса и являются группой входов задания длины выборки устройства, вторая группа управляющих входов блока модификации адреса является группой входов кода смещения адреса устройства, а управляющий вход блока модификации адреса является входом задания признака расположения данных устройства, информационные входы первого и второго мульти- . .плексоров подключены к прямым выходам соответствующих разрядов реверсивного счетчика, о т л и ч а ющ е е с я тем, что, с целью сокращения аппаратных затрат, оно содержит коммутатор NxN (N — разрядность адреса), второй счетчик, третий и четвертый мультиплексоры, причем)-й (j = 1, N), информационный вход коммутатора подключен к прямому выходу j-го разряда реверсивного счетчика, J-й выход коммутатора подключен к)-му информационному входу первой группы третьего мультиплексора, j-й информационный вход второй группы которого подключен к инверсному выходу j-ro разряда реверсивного счетчика, а выходы третьего мультиплексора подключены к соответствующим информационным входам блока модификации адреса, седьмой и восьмой выходы блока микропрограммного управления соединены соответственно со

1691853

,четным входом и входом сброса второго

,четчика, выходы которого подключены к

)))нформационным входам первой группы четвертого мультиплексора и адресным входам первой группы блока постоянной памя.ти, адресные входы второй группы которого

«) одкл ючен ы к информационным выходам )ервого счетчика, J-й (j == 1, М, М = log2N) двухразрядный выход блока постоянной паяти соединен поразрядно с J-ми адресныи входами соответственно первой и второй групп коммутатора, вход разрешения записи которого соединен с девятым выходом блока микропрограммного управления, десятый и одиннадцатый выходы которого соединены

5 с адресными входами соответственно третьего и четвертого мультиплексоров, информационные входы второй группы четвертого мультиплексора — с информационными выходами первого счетчика, а выходы четвертого

10 мультиплексора подключены к входам второй группы блока сравнения.

Таблица1

Разряды адресного слоя на входе (1) и выходе (О} коммутатора

)"

) О О 1 1 2 2 3-1 3-1 3 ) j+1 j+1

О 1 1 С 2 2 j — 1 j-1 j j j+1 )+1

Π1 1 2 2 Πj — 1 j-1 j j j+1 j+1

1 -1 N-1

N-1 N-1

И-1 И-1

3-1 О

3 О j-+1 О

) -1 О 3 3 j+1 j+1

j — 1 j j Πj+1 j+1

j-1 j j )+1 j+1 О

1 2 2 3

1 2 2 3

1 2 2 3

N1 О 1 1 2 2 3

1-1 3 3 )+1 3+2 3+2

N-1 0

Таблица 2

Адресные входы

А5 А4 АЗ j АО

О О 0

О 0 0

О О О

О О О

О ° О О

О О О

О О О

О О 1

О О 1

О О 1

О О 1

О О 1

0 О 1

0 О 1

О О 1

0 1 О

О 1 О

0 1

0 1 О

О 1 О

О

О

О

О

1

1

О

О

О

О

1

1

О

О

О

О

О

О

1

О

1

О

1

О

О

1

О

1

О

О

О

О

О

О

0

О

О

О

О

О

i)

О

О

О

О

1 ()

0

О

О

О

О О О О

О О

О 1 1

1 1 1 0 О б 1

1 О О 1

О 1 1

1 . 1 1 1

О О О

О О О О

О 1 1 О

1. 1 1 О

О О О 1

1 О О 1

0 1 1 1

1 " 1 1 1

1 О О О

О О 1 О

O 1 О О

1 1 1 О

О О О 1

О

О.

О

О

1

1

О

О

О

О

f

1

О

О

1.1691853

1)родолжение табл.2

Адресные входы

1БУ

))ыходы

АЗ А2 А1

0oo (- )о

А5 А4 (ол

О

О

0

О

0

О

О

О

О

1 ()

1 (2

О

О

1

О

1 ()

О

1 !

l

О ()

О

1

1

О

О.

О

1

1

1

1

О

О

О

О

О

О

1

О

1 ()

О

О

О

О

О

1

1

О

0

О

0

О

0 б л ица

ХО

Х1

Х2

ХЗ

0 О

О 1

1 О

Анализируется выход мультиплексора

Анализируется выход блока 8

Анализируется выход мультиплексора

Передается константа для организации безусловного перехода

1()

1

I .1

1 !

1 ! .1

1

1

11

1

1

О

О

1

1

1

1

О

О

О

0

О

О

1

1

1

1

0

О

О

О

О

1

1

1

О

О

О

О

1

1

О

О

О

О

1

1

О

О

0

1

1

О

О

0

1

1

О

О

О

О

1

1

О

О

О

1 (1

О

1 ()

1 ()

0

0

О

О

О

О

1 ()

1 l ()

1 ()

1 ()

1

О l

О () l ()

1

1

О

О

1 I ()

1

О

О

1

О ()

1

О

О

1 (l

О

1 ()

О

1 . 1

О

О

1

О

О

1

О

О

1

О

О

1

О

1

1

О

О

О

О

1

1

О

1

О

1

О

0 1

О

1 !

О

О

1 !

О

О

О

О

1

1

15

1691853 лиц

Адрес

q0 (1! (12

q1i пэ (?9

qf3

qf5

016

qfo

q12

А5 А4 А3 А2 А! АО

q!7 (718

1

1 о

О о

О о о о

О о

О о

О

3 о

4 О

5 О

6 О,и

1.

1

1

1

1 и

I !

1

11

12

13

14 l5

16

l7

18

19

21

22

23

24

26 о

1 I

1

1

1

1 и

I

1 о

1

1 1

1

1

1

1 и

1

1

1 и а и о о о о .о

О О

О О о

О о

27

28

31

32

33

36

37

38

39

41

42

43

46

47

48

49 а о о

0 а и

-и и и

О и и о и. о (1 и (1

1

1

1

1 о

1

1

1

1 и (1 о о

О О

О О

О О

О а

О О о о о о

О О

О 1

О 1

0 1

О 1 о

О 1

О 1 о

1 О

1 О о

1 О

1 а

1 0 о ! О

1 1 ! 1

1 1 ! 1

1 I

1 1

l 1 !

О О о о о о о о

О О о о

О О

0 О

О 1

О 1 о о о

О 1

О 1 о о о

О о о о о о

О О I

О 1 О

О 1

1 0 О

1 О 1

1 1 О

1 1 1 о о о о о

О 1 О

О 1 1 а 0 о о

1 l

О О О о о

О 0 о о о а

1 а I о

1 1 о о а

О О 1

О 1 а

О 1 1 о а о а

1 i 1 о о а

О а 1

О 1 а

О 1 1 о а о о

1 1 а о о а и 1 о о

О 1 I о о а о

1 1 1

О Î О и о

О 1 и

0 и и

1

О о

1

1

1

I

1

1 о

1

1

Г

1 а и

1

0 а

1

1

1

1

i

1

1

I

1

1

Данные

q4 (15 06 (;7 q8 о о и о

О

1 о

1

О

I и

1 ! о ! и

1 и

1 а

1

1

0

1 а

I о

1

1 а

1 и

1 и

1 и

1!

1

1

1

1

1

1

1

1

1

f !

1

1

1 о

1

1

t

1

1

1

1

1

1 1

1

1

1

1

1 о а а а о а а о а а а а а а а ,а. а а а а а а о о о

О

1 о о о о

О а о

О о

0 о о о о о о о о и

0 о!

1 о

О

1

1

1

1 ! !

1

1 !

1

1

1 !

1

1

О

1

1

1

l

1

1

1

1

1

1

1

%с, 1,I

: IГ

1691853 ю2 хаУУ) 1691053

Редактор А.Огар

Заказ 3929 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Составитель А.Баранов

Техред M.Ìoðãåíòàë г

Корректор И.Зрдий

Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье Устройство для формирования адресов процессора быстрого преобразования фурье 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в автоматических и вычислительных устройствах для осуществления вычисления линейной свертки

Изобретение относится к вычислительной технике и может быть использовано в составе процессора БПФ

Изобретение относится к вычислительной технике и может быть использовано в параллельных вычислительных системах с общим управлением и с основной памятью, состоящей из нескольких независимо адресуемых блоков

Изобретение относится к области цифровой вычислительной техники

Изобретение относится к вычислительной технике и предназначено для реализации простого взаимодействия с оперативной памятью микропроцессорных систем

Изобретение относится к цифровой вычислительной технике и может быть использовано в модулях микропроцессорных систем с магистральной структурой

Изобретение относится к вычислительной технике, к устройствам для выполнения быстрого преобразования Фурье , которые могут быть применены в системах цифровой обработки сигналов

Изобретение относится к области авд-оматики и вычислительной техники и предназначено для использования в составе специализированных процессоров быстрого преобразования Фурье

Изобретение относится к средствам цифровой вычислительной техники для спектрального-анализа сигналов с получением составляющих комплексных коэффициентов Фурье

Изобретение относится к средствам специализированной вычислительной техники и может найти применение спектрального анализа сигналов в реальном масштабе времени

Изобретение относится к вычислительной технике и может быть использовано для субоптимального оценивания состояния нелинейных стохастических объектов

Изобретение относится к вычислительной технике и может быть использовано для решения задач цифровой обработки сигналов

Изобретение относится к вычислительной технике и может быть использовано для цифровой обработки сигналов

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов для построения устройств цифровой фильтрации, сжатия изображения и выделения признаков, основанных на параллельном алгоритме преобразования Хаара

Изобретение относится к вычислительной технике, в частности к устройствам спектрального анализа сигналов, представленных в цифровой форме

Изобретение относится к вычислительной технике и может быть использовано для цифровой обработки сигналов и спектрального анализа

Изобретение относится к вычислительной технике и технической кибернетике и может быть использовано в цифровых вычислительных системах, предназначенных для обработки сигналов, в частности для обработки изображений

Изобретение относится к вычислительной технике, электросвязи и может использоваться в измерительных системах

Изобретение относится к вычислительной технике и может быть использовано в составе процессоров быстрого преобразования Фурье или быстрого преобразования в базисах ортогональных функций, используемых в спектроанализаторах

Наверх