Резервированная вычислительная система

 

Изобретение относится к вычислительной технике и может быть использовано при построении параллельных микропроцессорных систем повышенной надежности, в частности для цифровой обработки радиолокационной информации. Система содержит селектор и группу процессоров обработки, входы-выходы которых подключены через системную шину к управляющему процессору. Цель изобретения - повышение надежности системы за счет сокраш,ения длительности существования скрытых отказов. Цель достигается тем, что на каждый цикл работы системы назначается пара взаимопроверяемых процессоров. Это позволяет путем сравнения результатов их работы выявить наличие отказа, или сбоя одного из этих процессоров. Для реализации такого контроля в состав управляющего процессора введен блок реконфигурации. 1 з.п. ф-лы, 6 ил., 1 табл, С

СОЮЗ COBETCKVIX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУЦАРСТБЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

О

О

О )

l (21) 4735878/24 (22) 11,09.89

{46) 15,11.91. Бюл. ¹ 42 (72) В.И.Николаев, M,Ï.Ôèëÿåâ, А,М.Заяц, И.Б.Шубинский и Ф.С.Власов (53) 681,3{088.8) (56) Авторское свидетельство СССР

¹ 1245247, кл. Н 05 К 10/00, G 06 F 11/20, 1984, Кузьмин С.З, Основы проектирования систем цифровой обработки радиолокационной информации. M. Радио и связь, 1986, с.318, рис,8.5. (54) РЕЗЕРВИРОВАННАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано при построении параллельных микропроцесИзобретение относится к вычислительной технике и может быть использовано при построении параллельных микропроцессорных систем повышенной надежности, в частности для цифровой обработки радиолокационной информации (ЦО РЛ И).

Цель изобретения — повышение надежности системы за счет сокращения длительности существования скрытых отказов в условиях малой длительности перерыва в работе и низкой достоверности встроенного контроля.

На фиг.1 представлена схема резервированной Rb<÷èñëèòåëüíoé системы; на фиг.2 — схема селектора радиолокационных обмоток; на фиг.3 — алгоритм функционирования управляющего процессора; на фиг.4— временные диаграммы работы селектора радиолокационных отметок; на фиг.5 — схе» 5Ы 1691991 А1 (sI)s Н 05 К 10/00, G 06 F 11/20 сорных систем повышенной надежности, в частности для цифоовой обработки радиолокационной информации, Система содержит селектор и группу процессоров обработки, входы-выходы которых подключены через системную шину к управляющему процессору. Цель изобретения повышение надежности системы за счет сокращения длительности существования скрытых отказов, Цель достигается тем, что на каждый цикл работы системы назначается пара взаимопроверяемых процессоров, Это позволяет путем сравнения результатоь их работы выявить наличие отказа, или сбоя одного иэ этих процессоров, Для реализации такого контроля в состав управляющего процессора введен блок реконфигурации. 1 з,п. ф-лы, б ил.. 1 табл. ма блока реконфигурации управляющего процессора; на фиг.б — BpeME (ные диаграммы работы блока реконфигурации.

Резервированная вычислительная система (фиг.1) содержит селектор 1 радиолокационных отметок, первые входы 2 которого являются информационными входами системы, вторые входы 3 — синхрониэирующие входы селекторы; процессоры обработки 4, первые 5 входы-выходы которых соединены с третьими б входами-выходами селектора; управляющий 7 процессор, первые 8 входывыходы которого через системную шину 9 подлкючены к входам-выходам 10 обмена процессоров обработки и гервым 11 выходам селектора.

Селектор 1 (фиг.2) включает: блок 12 назначения свободных процессоров (НСП) на новые отметки, содержащий перв;й 13 и

i 691991

25

35 второй 14 счетчики; дешифратор 15; управляющий 16 регистр сдвига; регистр 17 назначенных =; узлы 18 выбора очередного свободного процессора, состоящие из регистра 19 выбора, первой

20 и второй 21 групп элементов И; третью

22 группу элементов И; первую 23 и вторую

24 группы элементов ИЛИ; последовательно соединенную группу 25 элементов задержки; первый 26 и второй 27 элементы

ИЛИ; элемент 28 ИЛИ-НЕ, элемент 29 И, первый 30 и второй 31 элементы задержки, Кроме того, селектор включает: блоки 32 выборки информации аб отметках, каждый из которых содержит первый 33 и второй 34 регистры, группу схем сравнения, содержащую первую 35, вторую 36 и третью 37 схемы сравнения; триггер 38 блокировки; первую 39, вторую 40 и третью 41 группы элементов И; первый 42 и второй 43 элементы И; элемент 44 ИЛИ; элемент 45 ИЛИ-НЕ, элемент 46 задержки.

Процессор 4 (фиг, I) обработки выполняется на базе одного из известных микропроцессорныхых наборов и содержит, например, микропроцессор 47, блоки оперативной 48 (ОП) и постоянной 49 памяти, первый 50 и второй 51 блоки ввода-вывода, Связь между блоками процессора 4 обработки осуществляется через общую внутреннюю шину 52, Управляющий процессор 7 (фиг.1) содержит микропроцессор (МП) 53, одни выходы которого соединены с шиной 54 адреса процессора, вторые и третьи входывыходы подключены к шине управления 55 и шине 56 данных. К шине 54 адреса подключены также входы первого 57 и второго

58 блоков ввода-вывода, блоков оперативной 59 и постоянной 60 памяти, блок" 61 реконфигурации. Вторые и третьи вхадь и выходы блоков 57 — 61 подключенья соответственно к шине 55 управления и шине 56 данных, Выход блока 58 является входом-выходом 62 системы.

Блок 61 реконфигурации (фиг.5) управляющего 7 процессора содержит: первый 63 регистр; трехразрядный регистр 64 сдвига с младшим разрядом 65; блок сравнения 66; первый 67 и второй 68 счетчики; второй 69 регистр; первый 70, второй 71, третий 72 и четвертый 73 дешифраторы; третий 74 регистр состояния процессоров обработки; первый 75, второй 76, третий 77, четвертый

78, пятый 79, шестой 80. седьмой 81 и восьмой.82 элементы И; первый 83, второй 84, третий 85, четвертый 86, пятый 87 и шестой

88 элементы задержки; первый 89, второй

90, третий 91 и четвертый 92 элементы ИЛИ; первую 93, вторую 94, третью 95 и четвертую 96 группы элементов И; группу 97 элементов ИЛИ; элемент 98 И-ИЛИ; седьмой элемент 99 задержки; адаптер 100 подключения, первая 101 группа входов-выходов которого является входами-выходами блока

61 реконфигурации и подключается к шинам адреса 54, данных 55 и управления 56. Позициями 102 — 109 обозначены входы и выходы адаптера, Резервированная микропроцессорная система работает в режиме реального масштаба времени. В заданные моменты времени, определяемые циклом обзора РЛС, в селектор 1 из устройства первичной обработки (УПО) по информационной шине 2 поступает информация об отметках о целях, при этом процесс приема информации селектором синхронизируется синхраимпульсами СИ 1, СИ 2 и СИ 3, выдававемыми 1 ПО по входам. Длительность цикла работы микропроцессорной системы постоянна, и определяется периодом следования синхроимпульсов СИ 1.

Селектор 1 предназначен для установления соответствия между отметками, паступающими по информационной шине 2 и процессором 4, "работающим" с данной целью, а также для назначения на отметки о целях, с которыми не "работает" ни один из процессоров 4, т.е. на отметки о новых целях, свободных процессоров 4, т.е. таких процессоров, которые в очередном такте обработки информации не назначаются на

"работу" cк:акими-либо уже известными целями. В блоках 32 выборки информации аб отметках селектора 1 осуществляется ассоциативнае сравнение поступающих с шины

2 отметок с границами строба тай цели, инфармацию а которой в данный момент обра зтывает соответствующий процессор 4.

Для приема отметок очередного измеракия, соответствующий процессор 4 осуществляет "настройку" своего блока 32 выборки информации аб отметках, T,е. передает B нега для ассоциативного сравнения границы строба, экстраполированных на очередное измерение отметок. Передаваемая процессорам 4 информация хранится во втором 34 регистре блока 32, Первый 33 регистр блока 32 предназначен для временного хранения информации а каждой очередной отметке, поступающей по шине 2.

Первая 35, вторая 36 и третья 37 схемы сравнения осуществляют сравнение садерхсимаго соответствующих полей первого и второго регистров. Блок 12 назначения свободных процес "îðîâ на новые отметки предназначен для сбора информации о номерах свободных процессоров, ее хранения и управления процессом азначения сва 691991

55 бодных процессоров на новые отметки, Первый 13 счетчик блока 12 предназначен для подсчета числа свободных процессоров, назначенных на новые отметки, а регистр 17 содержит информацию о номерах этих процессоров.

Процессоры обработки предназначены для выполнения алгоритмов вторичной обработки, причем каждый процессор обрабатывает данные по одной цели. При поступлении очередной отметки в процессор 4 на обработку по входу 5, микропра Ipccop 47 реализует заданный алгоритм путем выполнения команд, поступающих с блока

49 постоянной памяти и используя данные, поступающие с блока 48 оперативной памяти. Блок 51 обеспечивает обмен информацией с управляющим процессором 7. Блок

50 осуществляет прием данных на обработку, поступающих от соответствующего блока 32 выборки информации об отметках селектора 1, и выдачу в этот блок эталонной информации о границах строба, т.е. обеспечивает обмен информацией между отдельными узлами блока 32 и микропроцессором

47, а именно, программный доступ микропроцессора 47 ко второму 34 регистру блока

32 (no записи) и к группе 41 элементов И (по считыванию), т.е. к первому 33 регистру, Блок 50 ввода-вывода процессоров 4 управляется непосредственно микроп роцессором 47. Соответствующий блок 32 выборки информации об отметках селектора 1, при этом по отношению к блоку 50 ввода-вывода является внешним устройством.

Управляющий процессор предназначен для решения всех задач, не связанных со вторичной обработкой информации, а также выполняет функции контроля правильности функционирования процессоров обработки. Принцип контроля правильности функционирования процессоров 4 заключается в том, что на каждый цикл обработки информации назначается пара взаимопроверяемых процессоров, т,е. пара процессоров, реализующих алгоритмы ВОРЛИ для одной и той же цели, что позволяет путем сравнения результатов их работы выявить наличие отказа или сбоя одного из этих процессоров, В случае несовпадения результатов, на следующий цикл пара проверяемых процессоров назначается повторно (повторный контроль). Если при повторном счете вновь не совпадают результаты, то в очередном цикле путем анализа работы следующей проверяемой пары процессоров определяется, какой из процессоров отказывает. Так, если результаты их работы снова не совпадают, то тем самы отказывает контролирующий, работавший в этом и предыдущем цикле процессор. Если результать, совпадают, то отказывает процессор, кантроливавшийся только в предыдущем цикле Обмен информацией между процессорами 4 обработки и управляющим 7 процессорам осуществляется по системной шине 9 под управлением последнего; осуществляется последовательный опрос процессоров 4 па инициативе управляющего процессора 7.

Блок 61 реконФигурации управляющего процессора 7 осуществляет "назначение" на очередной цикл пары взаимнопроверяемых процессоров, по результатам контроля выявлет отказавший процессор и хранит информацию о работоспособности процессоров 4 обработки.

Первый 67 и второй 68 счетчики задают номера соответственно контролируемого и контролирующего процессоров 4. Состояние счетчиков 67 и 68 последовательно изменяется. при переполнении счетчики переключаются в исходное состояние.

Регистр 64 сдвига (со сдвигом вправо) обеспечивает хранение результатов контроля пары проверяемых процессоров в течение 3-х циклон, что позволяет определить номер отказавшего процессора 4.

Блок бб сравнения, осуществляя сравнение содержимого счетчиков 67 и 68, обеспечивает исключение случаев на-.начения одного и того же процессора 4 одновременна в качестве кантролиру>сщего и контролируемого.

Третий 74 регистр предназначен для хранения информации о работоспособности процессоров 4 обработки. Разрядность регистра определяется коли еством процессоров обработки в системе. Единичное значение разрядов рег crpa 74 указывает, что соответствующие процессоры исправны, нулевое — отказали.

Адаптер 100 обеспечивает подключение блока 61 реконфигурации к внутренним шинам процессора 7. В его функци . входит: обеспечение программного доступа микропроцессора 53 к первому 63 регистру (no записи), к третьему 74 регистру (по считыванию), к счетчикам 67 и 68 (по считыванию), передача управляющих сигналов к и от него блоку 61. Периферийными устройствами по отношению к МП 53 в блоке реконфигурации 61 являются: первый регистр 63, в который записываются результаты сравнения вычислений в паре (контролирующем и контролируемом) процессорах; регистр 74, с которого считывается информация 0 номере неисправного процессора 4; счетчики 67 и

68, которые формируют номера контролируемого и контролирующего процессоров 4, соответственно и номера которых переда1691991 ются в МП 53, элементы И 79 — 81, с которь!х в Mf1 53 счить!вается уг1равляющая информация в виде сигналов ПК, ОП, ОКП и последовательно соединенные 83-88 элементы задержки, на которые иэ !ЛП 53 паpepaeTcII управляю!цил сигнал для синхронизации рабсты реконфигуратора 61.

Обмен информацией между внутренней магистральюданных МП 53 и адаптером 100 осу!Дествляется через 8-разрядный двунаправленный канал Д, Для связи с Вышеукаэс!ь!ными периферийными узлами реконфигуратора 61 испол ьэу!Отся 24 l! v Hèè ввода вь! вода, сгруппированные в три 8-разрядных канала

ВА, ВВ, ВС, направлени=- передачи информации и режимы работы ко орых определя-!

Отся и ро тра ммным с 0 обом Л П 53.

Основные соединения адаптера 100 описаны на примере, когда в составе системы имеется по четыре основнь х и резервных процессоров, Работа резервированной вычислительII0A системы иллюстрируется с помощь!о фиг,3, 4 и 6, Последовательность функционирования системы задается управляющим процессором (фиг.3), инициализацией вычислительной системы, назначением пары взаимопроверяемы.", г:роцессоров 4 обработки, работой процессороя 4 по реализации ВОРЛИ, примером От процессоров 4 результатов обработки Р":,И, анализом результатов вэаимопровеояемых процессе ров 4.

В результате инициализации вычислительной системы (процедура 2 фиг,3) блоки

48 и 59 оперативной памяти процессоров 4 и 7 загружаются исходными данными, необходимыми для реализации алгоритмов (инициализация прои-ходит !врез вход 62 системы). В исходном состоянии счетчики регистры блока 61 реконфигурации устанавливаются в следующие состояния: первый

63 регистр и регистр 64 сдвига — a нулевое состояние, все раэрядь! третьего регистра

74 — в единичное, первый 67 счетчик в сосТсяние 0...010„второй 68 гч81чик в состоянию

0„,01. Все регистры и счетчики селектора 1 в исходном состоянии устанавливак)тся нулевое состояние, Перед началом Очередного цикла работы системы с помощью блока 61 реконфигурации назначается пара процессоров 4 для взаимного контроля. С этой целью, программным путем осуществляется считывание содержимого первого 67 счетчика (номер контролируемого процессора) и BTGрого 68 счетчика (номер контролируемого процессора) микропроцессором 53 управляющего7 процессора, Затем управляющ.1й

7 процессор передает в процессоры 4 с бра60TKI4 информацию, необходимую pJIH HGстройки блоков 32 выборки информации об отметках селектора 1 на прием соответствующих отметок. При этом блоки 321 и 322 настраиваются на прием информaöèè одной цели (процедура 3, фиг.3). Настройка блоков 321 и 32р заключае!ся в записи во

f < вторые 34 регистры информациии о границах строба зстраполированной на очередное измерение Отметки. Запись информации во вторые 34 регистры осущес- ьляет микропроцессор 47 посредством блока ввода-вывода 50.

Затем начинается процесс поиема информации 06 отме-,ках от УПО и распредел«ния ае по г!роцессорам обработки 4.

Перед выдачей блока информации об отметках УПО выдает в селектор 1 oо входу 31 синхроимпульс СИ 1 (фиг.2 и 4), по которому обнуляется содержимое первого 13 счетчика и регистр- 17 назначенных свободных процессоров, в первый разрядуправляющего 16 регистра записывается i, а в остальные разряды — нули, СИ 1 поступает на вход первого из последовательно соединенных элементов 25 задержки, и инициирует выдачу на счетный вход второго 14 счетчика последовательности импульсов, благодаря чему в соответству!ощие регистры 19 узлов

18 выборки очередного свободного процессора заносится информация о номерах свободных процессоров, Если есе процессоры свободны, то старшие разряды всех 19 регистров устанавливаются в единичное состояние. Свободность процессора определяется по содержимому второго 34 регистра соответствующего блока 32 выборки информации Об отметках (все разряды в нулевом

; остоянии), Затем УПО выдает по шине 2 б:.Ока инфоомацию об отметках, который редставляет собой последовательностью кодов, характеризующих отметку и передается параллельно, КаждыЙ раз. перед выдачей Кор3 очередной ОтмеTKH, и !Ice>!e Bblpeчи кода последней отметки, УПО выдает в селектор 1 по входу 32 синхрои!4пульс СИ 2.

СИ 2 поступает на вход второго 31 элемента задержки блока 12 и, если триггер 38 блокировки блока 32 в нулевом состоянии, т.е. код соответствующей отметк1 блоком 32эще не принят на вход элемента 46 задержки, -о кроме того, обнуляет содержимое первого

33 регистра, После записи информации об очередной 01метке (кода очередной отметки) в первый 33 регистр по задержанному сигналу СИ 2 осуществляется ее сравнение с содержимым второго 34 регистрэ посредством схем 35, 36 и 37 сравнения. Если по

i!TI ÷8HHû времени, Heoбходил!ОГО для GHB

1691991

5

30

Зг

55 лиза информации в схемах 35. 36 и 37 сравнения, на выходах всех трех схем сравнения появятся единичные сигналы, то это свидетельствует о том, что очередная отметка попадает в строб, информация о границах которого хранится во втором 34 регистре блока 32. При этом триггер 38 блокировки переводится в единичное состояние и там самым блокируется запись информации о последующих отметках в первый 33 регистр блока 32, Задержанный посредством второго 31 элемента задержки, СИ 2 поступает на первый вход элемента 29 И, Если информация о данной отметке не принимается на одним из блоков 32, то на выходе элемента

28 ИЛИ-НЕ сохраняется единичный сигнал, который поступает нэ второй вход элемента

29 И. В результате чего, появляющийся на выходе элемента 29 И, единичный сигнал инициирует выборку информации о номере очередного свободного процессора, который назначается на обработку информации о дан ной отметке. Б соответствующий этому процессору 4 блок 32 выборки информации об отметках с выхода элемента ИЛИ группы

24 поступает единичный сигнал, который через элемнет 44 ИЛИ устанавливает соответствующий триггер 38 блокировки в единичное состояние, По окончании f3 !p Bvl 6lloK3 информации об отметках УПО выдает в селектор 1 по входу Зз синхроитмпу/!ьс Си 3, по которому содержимое первых 33 регистров всех блоков 32 выборки информации об отметках считывается в блоки оперативной памяти 48 посоедством блоков 50 ввода-вывода coGTвегствующих процессоров обработки 4. По

СИ 3 Обнуляется содержимое вторых 34 регистров и триггеров 38 блокировки блоков

32 и регистров 19 блока 12 НСП. Информация о числе свободных процессоров 4, предl-газначенных на обработку информации о

HoBbfx отметках, и номерах этих процессоров считывается с первого 13 счетчика и регистра l7 соответственно микпропроцессором 53 управляюще-о 7 процессора через системную шину 9, посредством ввода-вывода 57, Если возникает такая ситуация, что в блок ОП 48 процессора 4, назначенного на

"работу" по конкретной цели, по СИ 3 считывается нулевая информация. т.е. содержимое первого 33 регистра — нули, то это значит, что в данном такте работы РЛС ни одна отметка не попадает в заданный строб — происходит пропуск цели.

После приема отметок, процессоры 4 запускаются на их обработку. Результаты реализации алгоритмов ВОРЛИ данного ц. кла передаются в управляющий 7 процессор, в том числе экстраполированные отметки на следующий цвакfl измерения, размеоы строба и ковариационная матрица ошибок, При получении информации ст процес сОрОВ 41 и 42 упрэвля3ощий, процессор 7 программно Осуществляет сравнение результатов их работы, l1 код сравнения передает в блок 61 реконфигурации на регисто

63. Одновременно по шине 55 управления выдается сигнал пуска в блок 61. Через вход

102 адаптера 100 сигнал пуска поступает на вход группы 83 — 88 элементов задержки, которая формирует сигналы управления работой блока 61 реконфигурации, Пусть код сравнения (содержимое регистра 63) равен нулю, т.е. результаты работы проверяемых процессоров 41 и 42 совпадают (1 цикл, фиг,б), тогда по сигналу с выхода первого 83 элемента задержки через элемент 98 И-ИЛИ на вход 65 регистра 64 сдвига поступает нулевой сигнал. Нэ выходах элементов И 79-81 устанавливаются нулевые сигналы, которые закрывают по одному из входов элементов И 94 и 95, поэтому содер>кимов регистра 74 не изменяется. По сигналу с выхода элемента 85 задержки содержимое счетчика 67 передается на второй

69 регистр, а по сигналу с выхода элемента

86 задержки через элемент И 75 и элемент

ИЛИ 89 содер><и <ое счет 3икэ 67 увеличивэ ется на единицу, т,;-, 0„.011. По сигналу с выхода элемента 88 задержки содержимое регистра 64 сдв:.гэетс=. вправо на один разряд, Таки "l образом, з спор чо.цем цикле pa0oTbl cl1cTe 3 3 взэим lo пpo8eря30тся процессоры 4; и 4з. а нэ втором 69 регистре хранится номер процессора, катар.-,fA f3poверялся в предыдущем цикле.

Последовательность назчачения пары взаимопроверяемых процессоров показана в таблице.

Управляющий процессоо 7 считывает содержимое счетчиков 67 и 68. и передает в процессор 4", (.онтролирующий, номер которого определен содержимым счетчика 68) информацию для его настройки на обработку отметок цели, которую сопровождает(или ведется завязка траектории) и роцессор 4з.

Затем аналогично выполняется обработка отметок цели следующего второго цикла, где результаты работы процессоров

4 также передаются s управляющий процессор, Если результаты работы проверяемых процессоров 43 и 4з не совпадают (2 цикл, фиг.б), то на вход 65 регистра 64 поступает единичный сигнал, устэнэвт3ива3ощий младший разряд 65 s единицу. По cf rHэлу выхода элемента 84 задержки и состоянию регистра 64 (код 100) на выход» элемента И

81 вырабатывается сигнал Пл (повторный

1 "91991

KoHTpoRb), KoTopblA поступает 43 Вход 10с блока 100, В соответсTàèè с соcòoëíèei4 регистра 64 (код 100) закрь.ваются элементы И

75-77 и содержимое счетчика 67 не изменя. ется. Поэтому В очередном цикле проверяемая пара процессоров также 41 и 4з.

Допустим результаты работы процессоров 41 и 4з вновь не совпадают (3 цикл фиг.6), т,е. один из проверяемых процессоров отказывает, тогда на регистр 63 поступает код Отличный оТ нуля, и B разряд 65 регистра 64 записывае.ся Вновь единица, Номер отказавшего процессора определяется в следующем цикле обработки измере ний, а на следующий цикл для .з:"-:имногс контроля назначается пара процессоров 4; и 44. ЭтО происхоДит следующим образом, По сигналу с элемента 85 задержки содержимое счетчика 67 (код 0...011) передается на регистр 69. По сигналу с элемента 86 задержки, и В соответстВии с состоянием

110 регистра 64, через элемент И 76 и элемент ИЛИ 89 содер.кимов счетчика 67 увеличивается на единицу (код 0„.0100).

По сигналу с выхода элемнета 88 задержки содержимое регистар 64 будет сдвигаться вправо на 1 разр д.

Если результаты рабо|ы процессоров 41 и 44 в четвертак цикле- сев:-гадают (4 цикл, фиг 6), то в разряд 65 регистра 64 записывается нулевое зна-анке, По сигналу с элеменТа 84 ЗВДЕржКИ И ГССТОЯ -. !!. .U рЕГ ИСтра 04(KOp

011) на выходе элем=,нта N 80 появляется сигнал ОП (oTказ процессора контролируемого),:<Оторый поступает на, ВХОД 105 аДВГтера 100 и на ВхОДы Группы "r4 элементОВ, Номер отказавшего процессора хранится на регистре 69, На соответству:ощем выходе дешифратора 71 находится единичный сигнал, который открывает один из элементсв

94 и устанавливает соответствующий раз ряд регистра 74 в нулевое состояние (в нашем случае 3 разряд). Управля ощий процессор 7 передает цель обработки информации, которую производит отказавший процессор, свободному процессору 4.

Если же результаты работы процессоров 41 и 44 вновь не совпадают (7 цикл, фиг,6), то принимается решение, что Отказывает контролирующий процессор, В этом случае по сигналу с Выхода элемента 84 задержки и состоянию регистра 63 (код 11 1) единичный сигнаг вырабатывается на выходе элемента И 79 ОКП (отказ контролирующего процессора). Через соответствующий элемент И 95, как и при отказе контролируемого процессора, в нулевсе состояние устанавливается один из разрядов регистра

74 состояний (1 разряд). ПО сиГналу с Выхода элемента 86 задержки чере. :. эл = Лент 78 и и

- 0 l5

55 элемент ИЛИ 91 содержимое счетчи;:;,= 68 увеличивается на единицу, т.е. в качестве контролирующего процессора выступает процессор 42. При этом управляющий про „eccnp передает цель процессора 42 свободному процессору.

При назначении Очередной пары процессором для взаимного контроля возможна ситуация, когда содержимое счетчиков 67 и 68 указывает номер отказавшего процессора 4, т.е, соответствующий разряд регистра 74 находится в нулевом состоянии, В э Гом случае по сигналам с выходов элемента

87 задержки через элементы И 93, элемент

ИЛИ 90, элемент ИЛИ 89 или элементы И 96, элемент ИЛИ 92, элемент ИЛИ 91, содержимое счетчиков 67 или 68 соответствен но увеличиваетсЯ на 1 (или на 2, ыли на 3..., В зависимости От количества подряд отказавших процессоров 4, поэтому с выводов элемента 87 задержки снимается несколько сигналов).

Кроме того, если содержимое счетчиков

67 и 68 совпадает, то на выходе блока 66 сравнения появляется единичный сигнал, и по очередному сигналу с выхода элемента

87 задержки через элемент 82 И, элемент 90

ИЛИ и элемент 89 ИЛИ, содержимое счетчика 67 еще раз увеличивается на единицу.

Таким образом, в каждом цикле последовательно-взаимно контролируется пара процессоров 4 обработки.

Формула изобретения

1, Резервированная Вычислительная система, содерх<ащая группу процесоров обработки, входы-Выходы обмена которых обьединены через системную шину. о т л и- . ч а,о щ а я с я тем, что, с целью повышения надежности, В систему введены селектор

;-:адиолокационных отметок и управляю::: ий процессор, входы-выходы обмена кото-;:ых подключены к одноименным выходам-входам процессоров обработки группы, информационный вход и групповой

Вход синхронизации селектора радиолокационных QTviGTQK являются Одноименными

Входами системы, информационный входвыход управляющего процессора является одноименным входом-выходом системы, а информационные Входы-выходы процессоров Обработки cруппы подключены K oooTветствующим информационным выходам-входам селектора радиолокационных Отметок, причем селектор радиолокационных отметок содержит группу блоков выборки информаци об отметках if. Ь:- ок назначения свободных процессоров на новые

0 Гметки, содерх<ащий Гp/oï)r из пт jçëoå Выбоов ОчередноГО свободноГО роцессора, „аждыи -и узел Выбора Очередного свобод13

1б91991 ного процессора состоит из последовательно соединенных первой группы в-(1-1) элементов И, (m-(i-1))-разрядного регистра выбора и второй группы (m-(1-1) элементов

И, кроме того блок назначения свободных процессоров на новые отметки содержит первый и второй счетчики, дешифратор, управляющий регистр сдвига, регистр назначенных свободных процессоров, третью группу элементов И, первую и вторую группы элементов ИЛИ, группу последовательно соединненых элементов задержки, первый и второй элементы ИЛИ, элемент

ИЛИ-НЕ, элемент И, первый и второй элементы задержки, а каждый блок выборки информации об отметках группы содержит первый и второй входные регистры, группу схем сравнения, триггер блокировки, первую-третью группы элементов И, первый и второй элементы И, элемент задержки, элемент ИЛИ-НЕ и элемент ИЛИ, причем в каждом блоке выборки информации об отметках группы, первый вход первого элемента И соединен с первыми входами элементов И первой группы и подключен к выходу триггера блокировки, второй вход первого элемента И подключен к второму входу группового входа синхронизации селектора радиолокационных отметок, выход первого элемента И подключен к входу синхронизации первого входного регистра и через элемент задержки к первым входам элементов И второй группы, вторые входы которых соединены с первыми входами соответствующих элементов И третьей группы, и подключены к соответствующим разрядам выхода первого входного регистра, информационный вход которого соединен с выходом элемента И первой группы, вход сброса триггера блокировки подключен к третьему входу группового входа синхронизации селектора радиолокационных отметок, и соединен с входом синхронизации второго входного регистра и вторыми входами элементов И третьей группы, информационные выходы второго входного регистра подключены к входам элемента

ИЛИ-НЕ и к первым информационным входам соответствующих схем сравнения группы, вторые информационные входы которых подключены к выходам элементов

И второй группы, выходы схем сравнения группы подключены к входам второго элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с входом установки триггера блокировки, информационные входы второго входного регистра и выходы элементов И третьей группы каждого блока выборки информации об отметках группы составляют

55 соответственно входы и выходы информационных входов-выходов селектора радиолокационных отметок, информационный вход селектора радиолокационных отметок подключен к вторым входам элементов И первой группы всех блоков выборки информации об отметках группы, а в блоке назначения свободных процессоров на новые отметки, счетный вход первого счетчика соединен с входом синхронизации регистра назначения свободных процессоров, с первым входом элементов ИЛИ второй группы и подключен к первому входу группового входа синхронизации селектора радиолокационных отметок, подключенного также к входу первого из группы последовательно соединенных элементов задержки, выходы каждого из элементов задержки группы подключены к соответствующим входам первого элемента ИЛИ, а выход последнего из элементов задержки группы через первый элемент задержки блока назначения свободных процессоров на новые отметки соединен с вторыми входами элементов

ИЛИ второй группы и входом сброса второго счетчика, счетный вход которого подключен к выходу первого элемента ИЛИ, а выход второго счетчика подключен к входу дешифратора, выходы которого подключены к первым входам соответствующих элементов И третьей группы, выход каждого элемента И третьей группы соединен с первыми входами элементов И первой группы элементов И с первого по I-й узлов выбора очередного свободного процессора группы, выходы соответствующих элементов И второй группы узлов выбора очередного свободного процессора группы подключены к входам соответствующих элементов ИЛИ второй группы, выходы которых подключены к информационным входа регистра назначения свободных процессоров и входам второго элемента ИЛИ, соответствующие входы которого подключены к выходам элементов И первых групп всех узлов выбора очередного свободного процессора группы, синхронизирующие входы регистров выбора всех узлов выбора очередного свободного процессора группы соединены с третьим входом группового входа синхронизации селектора радиолокационных отметок, в блоке назначения свободных процессоров на новые отметки выход второго элемента И подключен к первым входам элементов И второй группы всех узлов выбора очередного свободного процессора группы, вторые входы элементов И первой и второй группы каждого узла выбора очередного свободного процессора группы подключены к соответствующим выходам управляющего

1691991 ключены к входам второго и четвертого элементов ИЛИ соответственно, а выходы элементов И второй и третьей группы подключены к первым и вторым входам соответствующих элементов ИЛИ группы, выходы которых подключены к информационным входам третьего регистра, инверсные выходы разрядов. которого подключены к третьим входам соответствующих элементов И третьей и четвертой групп и к третьему информационному входу адаптера подключения, а выход блока срав5 нения подключен к второму входу восьмого элемента И, выход которого подключен к соответствующему входу второго элемента

ИЛИ.

1691991

) 1 ..1

СМ

П"

r >)

i Ъ ! ( !!

) (

1

1 !"! —, (() с .3

4:1!

j Г Я я.,Е .

7 ( i « !

3Ь ,Г ( ) I-"

Г!

lf (1, (« (!

«1

IJ я

1

-И1.:.,,, Гг

Ф4

Фг

Д с; «;.+,»

1 !

I !

1

1 1

1 11— 1

jl (I

11

1, If.3!

"i«

1! «

>,.L d, 1 !

1691991

1691991

1691991 (..» 1,.) «» .; 7

/;;"

\! i

«

»(» 1)::. 1, (>

),"

"/: 1

1,«» I !,, 1 1 ,1 »

11

».) .

1 1 » I (1

1 (1

1 ,! „1

Ь 1 P (1(! 1-I

L ! 2/!((l

Р р- -т j (!

/-1».1/..( »" !! (.1 . i 1)(!

»

) !!

1 т -!7 !

1. !

I ()» » )! »( ((P j!

» ! !

- +=у! 1 ( ».,«, s (I ! "!. = 1

Г» !

0..„(,»()!

1 1 /Lq»;, », (Ь), (1

/I» °

I ,- . -. ........1 . » .

« г t.

», .; 3 з, .; »1»-! 1.3РД «; » ",НО И

РЕ,,а»С»С,) С,. КЛЛВН Ij;a)j,;С

;!Po!(3)10» с(1»Ян!.О-и".»! II) В;»ьс»«»л:.;;,с»(1»)1(нЗ-;- !!,-:,(ент Г )»«I«r» »3ОР (1 ) j дци>,д 0

»1О Г4П ИС НОЕ

Hi-l « I.»Ij1!«I lIc : »;;,j)col e!:rI 3ro кс)» н»):;, ь 1» 3« . :":;Ij)(38ò 3нилм и 0»и(зьлиям п(3и К»! ССр

1 з1) .),;(»1(3С <ВЯ, «1» .>З, I дЧ1.1. СКГ."1 НЭО., 4 ")