Дальномер

 

Изобретение относится к радиолокации. Цель изобретения - повышение точности измерения дальности при действии хаотических импульсных помех. Дальномер содержит генератор 1 запросных импульсов, триггер 2 задержки, элементы И 3,6 и 10, генератор 4 тактовых импульсов, счетчик 5, вычислитель 7, блок 8 управления обменом, приемник 9, элемент ИЛИ 11, триггер-дискриминатор 12, счетчик 13 числа отсчетов, блок 14 ранжирования и мультиплексор 15. Повышение точности измерения дальности при действии хаотических импульсных помех достигается за счет исключения аномальных ошибок измерения. Дальномер по пп.2, 3 и 4 ф-лы отличается вариантами выполнения блока 14 ранжирования. 3 з.п.ф-лы, 19 ил.

Изобретение относится к радиолокации и может использоваться в радионавигационных системах для измерения дальности до объекта. Цель изобретения повышение точности измерения дальности при действии хаотических импульсных помех. На фиг. 1 приведена структурная электрическая схема предлагаемого дальномера; на фиг.2-4 структурная электрическая схема блока ранжирования и ее варианты; на фиг.5-13 примеры выполнения блока управления обменом (фиг.5), формирователя импульсов сдвига (фиг.6), вычислителя (фиг.7), блока управления (фиг.8), блока выработки адреса (фиг.9), формирователя импульсов сдвига (фиг. 10), блока управления (фиг.11), блока записи и считывания (фиг.12), счетчика (фиг.13) и блока памяти (фиг.14), на фиг.15-19 временные диаграммы, поясняющие работу предлагаемого устройства. Дальномер содержит генератор 1 запросных импульсов, триггер 2 задержки, первый элемент И 3, генератор 4 тактовых импульсов, счетчик 5, второй элемент И 6, вычислитель 7, блок 8 управления обменом, приемник 9, третий элемент И 10, элемент ИЛИ 11, триггер-дискриминатор 12, счетчик 13 числа отсчетов, блок 14 ранжирования и мультиплексор 15, блок 14 ранжирования содержит блок 16 памяти, вентиль 17, управляющий счетчик 18, блок 19 сравнения, мультиплексор 20, элемент ИЛИ 21, регистр 22 сдвига, элемент 23 задержки и формирователь 24 импульсов сдвига, первый вариант блока 14 ранжирования содержит блок 15 управления, первый и второй запоминающие блоки 26,27, первый, второй и третий блоки 28-30 сравнения, блок 31 выработки адреса, демультиплексор 32 и блок 33 памяти, второй вариант блока 14 ранжирования содержит формирователь 34 импульсов сдвига, вентиль 35, блок 36 памяти, блок 37 записи и считывания, блок 38 управления, регистр 39 и блок 40 сравнения, блок 8 управления обменом содержит буферный регистр 41 и селектор 42 адреса, формирователь 24 импульсов сдвига содержит триггер 43, элемент И 44, делитель 45 частоты и счетчик 46. Вычислитель 7 содержит первый, второй и третий регистры 47-49 памяти, первый, второй, третий и четвертый элементы ИЛИ 50-53, первый, второй, третий и четвертый элементы И 54-56, генератор 57 тактовых импульсов, первый и второй счетчики 58, 59, триггер 60, элемент 61 задержки, адресный счетчик 62, буферный регистр 63, блок 64 запрета, дешифратор 65, блок 66 вычитания, первый и второй блоки 67, 68 перемножения, интегратор 69 скорости и интегратор 70 положения. Блок 66 вычитания содержит первый и второй сумматоры 71, 72, триггер 73, элемент И 74, блок 75 запрета и элемент ИЛИ 76. Каждый из (первый и второй) блоков 67, 68 перемножения содержит перемножитель 77, элемент ИЛИ 78, блок 79 запрета, сумматор 80 и элемент ИЛИ 81. Интегратор 69 скорости содержит сумматор 82 и первый и второй регистры 83,84, интегратор 70 положения содержит первый и второй сумматоры 85,86 и первый и втоpой регистры 87, 88. Блок 25 управления содержит с первого по пятый элементы И 89-93, первый, второй и третий адресные счетчики 96-98, первый и второй дешифраторы 99,100, первый элемент ИЛИ 101, первый и второй триггеры 102, 103, блок 104 запрета, шестой элемент И 105 и второй элемент ИЛИ 106. Блок 31 выработки адреса содержит первый элемент ИЛИ 107, инвертор 108, триггер 109, первый, второй и третий элементы И 110-112, второй элемент ИЛИ 113, первый счетчик 114, четвертый элемент И 115, второй счетчик 116 и элемент 117 задержки. Формирователь 34 импульсов сдвига содержит триггер 118, элемент И 119 и счетчик 120, блок 38 управления содержит генератор 121 импульсов, счетчик 122, триггер 123, первый элемент И 124, элемент 125 задержки, первый, второй и третий триггеры 126-128, второй элемент И 129, элемент 2И-ИЛИ 130, третий элемент И 131, первый элемент ИЛИ 132, четвертый элемент И 133, инвертор 134, пятый элемент И 135 и второй элемент ИЛИ 136. Блок 37 записи и считывания содержит буферный регистр 137, мультиплексор 138 адреса, счетчик 139 адреса, блок 140 сложения, инвертор 141, первый элемент И 142, первый и второй мультивибраторы 143, 144, триггер 145, счетчик 146, мультиплексор 147 вывода данных, демультиплексор 148 ввода данных и второй элемент И 149. Счетчик 5 содержит первый и второй инверторы 150, 151, первый и второй элементы ИЛИ 152, 153, счетчик 154 и дешифратор 155, блок 16 памяти содержит М регистров 156 сдвига. Дальномер работает следующим образом. Вычислитель 7, инициализируемый импульсом "Старт" от азимутальной следящей системы (на фиг.1 не показана), формирует с помощью генератора 1 запросных импульсов пачки из запросных импульсов, поступающих на второй вход триггера 2 задержки и на вход передатчика (на фиг.1 не показан). Генератор 1 запросных импульсов вырабатывает с частотой f_зи короткие импульсы. Перед формированием каждого запросного импульса в счетчик 5 из вычислителя 7 через блок 8 управления обменом вводится в дополнительном коде значения τ_3j временной задержки строба дальномера относительно запросного импульса. Это значение для j-й пачки запросных импульсов определяется вычислителем 7 в виде где экстраполированное на j-й период следования пачек значение дальности; c скорость света; τ_стр длительность строба. Длительность строба τ_стр выбирается, исходя из требований обеспечения слежения за ответными сигналами при действии помех и максимальной скорости летательного аппарата. Управляющий импульс с второго выхода вычислителя 7 устанавливает триггер 2 задержки в единичное состояние, разрешая тем самым подсчет счетчиком 5 тактовых импульсов, приходящих на его первый вход от генератора 4 тактовых импульсов через второй элемент И 6. Счетчик 5 начинает счет и по мере отработки задержки переполняется. Импульс с выхода переполнения счетчика 5 устанавливает триггер-дискриминатор 12 в единичное состояние, открывая строб и разрешая тем самым прохождение ответных сигналов с приемника 9 через первый элемент И 3 и элемент ИЛИ 11 на второй вход триггера-дискриминатора 12. В момент переполнения счетчик 5 обнуляется и продолжает подсчет тактовых импульсов до прихода ответного сигнала, который устанавливает триггер 2 задержки и триггер-дискриминатор 12 в нулевое состояние, прекращая тем самым поступление тактовых импульсов на счетчик 5 и прохождение сигналов через первый элемент И 3. Ответные сигналы в виде одиночных видеоимпульсов поступают с выхода приемника 9. При отсутствии ответного сигнала в стробе единичный перепад в n-м разряде счетчика 5 (соответствующий моменту окончания строба) поступает через третий элемент И 10 на второй вход элемента ИЛИ 11 и дублирует функции ответного сигнала закрывает строб слежения. Одновременно сигналом с выхода элемента ИЛИ 11 осуществляется перепись кода числа из счетчика 5 в блок 14 ранжирования. При этом код задержки, считываемый из счетчика 5 в i-м периоде запроса j-й пачки, равен (в единицах дальности) где D_измij код значения дальности до радиомаяка в i-м периоде запроса; D_стр= cτ_стр/2. В блоке 8 управления обменом запись m-разрядного кода задержки τ_3j из вычислителя 7 в счетчик 5 осуществляется с помощью селектора 42 адреса (дешифратора), на который из вычислителя 7 подается К-разрядный код адреса. Селектор 42 адреса декодирует этот код и вырабатывает на четвертом входе блока 8 управления обменом импульс, разрешающий запись m-разрядного кода задержки τ_3j из вычислителя 7 в счетчик 5 по третьему его входу. Блок 14 ранжирования преобразует последовательность задержек, соответствующих кодам D_ij, записанным в блок 16 памяти, в упорядоченную по величине последовательность кодов задержек так, что в первом из N регистров 156 блока 16 памяти оказывается наибольшее из чисел D_ij, во втором - меньшее и т.д. В случае, когда в исходной последовательности чисел имеются одинаковые числа, то в упорядоченной последовательности они оказываются в соседних регистрах 156 сдвига. В счетчик 13 числа отсчетов дальности записывается число принятых сигнальных импульсов путем подачи импульсов с выхода первого элемента И 10. Это число, деленное пополам (сдвинутое на один разряд), подается на второй вход мультиплексора 15. После окончания пачки N запросных импульсов и приема N₁ ≅ N ответных сигналов, а также ранжирования кодов чисел D_ij вычислитель 7 через селектор 42 адреса подает команду съема данных. При этом из блока 16 памяти через буферный регистр 41 поступает код числа, записанного в ячейке с номером N₁/2 - код медианы N₁ отсчетов. После переписи кода числа вычислитель 7 с помощью селектора 42 адреса обнуляет счетчик 13 числа отсчетов дальности и блок 16 памяти. Ранжирование чисел в блоке 14 ранжирования может быть осуществлено рекуррентно в процессе поступления новых отсчетов дальности. Формирователь 24 импульсов сдвига по своему второму входу управляется сигналом с выхода элемента ИЛИ 11. Этим же сигналом обнуляется управляющий счетчик 18. Поступающий с третьего выхода счетчика 5 очередной отсчет дальности D_ij проходит через вентиль 17 и подается на первый вход блока 19 сравнения. На второй вход блока 19 сравнения подается отсчет дальности с первого выхода блока 16 памяти, который содержит N одноразрядных регистров 156 сдвига, а число ячеек в каждом из M одноразрядных регистров 156 сдвига равно числу циклов работы устройства N, после которых оценка дальности передается в вычислитель 7. Информация в блок 16 памяти заносится последовательно и после записи нового числа при поступлении очередного ответного импульса, сдвигается на N тактов. Таким образом, на второй вход блока 19 сравнения поступает отсчет дальности D_N, хранящийся в последней ячейке блока 16 памяти. Если D_ij < D_Nj, то блок 19 сравнения вырабатывает нулевой сигнал и управляющий мультиплексором 20 двухразрядный управляющий счетчик 18 остается в первоначальном состоянии "00". При этом открыт первый вход мультиплексора 20 и отсчет D_Nj будет записан в первую ячейку блока 16 памяти. Если D_ij ≥ D_Nj, то блок 19 сравнения вырабатывает единичный сигнал, который проходит через элемент ИЛИ 21 и переводит управляющий счетчик 18 в состояние "01". При этом открывается второй вход мультиплексора 20 и в первую ячейку блока 16 памяти будет записан отсчет D_ij. Одновременно отсчет D_Nj записывается в промежуточный регистр 22 сдвига (одна ячейка многоразрядного регистра сдвига). После этого осуществляется сдвиг информации в блоке 16 памяти на один такт. Единичный сигнал блока 19 сравнения появляется на выходе элемента 23 задержки, проходит через элемент ИЛИ 21 и переводит управляющий счетчик 18 в следующее состояние "10". Величина задержки равна периоду импульсов сдвига информации в блоке 16 памяти. Под действием сигнала управляющего счетчика 18 открывается третий вход мультиплексора 20 и в первую ячейку блока 16 памяти будет записан отсчет дальности из регистра 22 сдвига. При очередном сдвиге информации в блоке 16 памяти отсчеты дальности с его выхода будут проходить через промежуточный регистр 22 сдвига и снова записываться в блок 16 памяти. Таким образом, после поступления очередного ответного импульса отсчеты дальности, хранящиеся в блоке 16 памяти, прокручиваются через блок 14 ранжирования. При этом новый отсчет дальности D_ij пропускает все предыдущие отсчеты, которые превышают его по величине. Как только оказывается, что новый отсчет превышает по величине какой-либо предыдущий отсчет, осуществляется запись нового отсчета в блок 16 памяти, а оставшиеся отсчеты переписываются с задержкой на один такт (поступают через промежуточный регистр 22 сдвига и третий вход мультиплексора 20). После окончания N тактов сдвига информации отсчеты дальности в блоке 16 памяти располагаются в порядке убывания, причем наибольший отсчет дальности оказывается в первой ячейке блока 16 памяти. В последних ячейках блока 16 памяти будут расположены нулевые числа, соответствующие пропаданиям ответного сигнала, поскольку в этих случаях при переписи во всех разрядах счетчика 5, кроме n-го разряда, будут нули. Входящий в блок 14 ранжирования формирователь 24 импульсов сдвига с помощью триггера 43, элемента И 44, делителя 45 частоты и счетчика 46 формирует последовательность управляющих импульсов для блока 16 памяти и регистра 22 сдвига. При подаче на формирователь 24 импульсов сдвига N импульсов (фиг. 15а) с выхода элемента ИЛИ 11 и импульсов с выхода генератора 4 тактовых импульсов на выходе делителя 45 частоты образуется последовательность N² управляющих импульсов (фиг. 15б). После формирования N очередных импульсов сдвига сигнал переполнения с выхода счетчика 46 сбрасывает триггер 43, сигналы (фиг.15в) с прямого выхода которого управляют вентилем 17. Код задержки медианы N₁ отсчетов, полученной в блоке 14 ранжирования после прихода j-й пачки ответных импульсов, обрабатывается далее в вычислителе 7 по заданному алгоритму. Результатами обработки в j-м периоде следования пачек импульсов являются коды задержек, соответствующих сглаженной оценке дальности и экстраполированной оценке дальности . Алгоритмы вычисления этих оценок могут быть различными. Например, может быть использован известный алгоритм скользящего сглаживания параметров линейной траектории путем фильтрации второго порядка, в соответствии с которым коды оценок и определяются следующими выражениями: где Т период следования пачек запросных импульсов; код оценки скорости изменения дальности в j-м периоде следования пачек; α, β - коэффициенты сглаживания, определяющие характеристики оценок . Полученный код задержки, соответствующий оценке дальности остается в вычислителе 7 для дальнейшей совместной обработки с данными других навигационных датчиков, код задержки τ_э.j+1= 2D_э.j+1/c- τ_стр/2 выводится, как указано выше, перед каждым запросным импульсом из вычислителя 7 в счетчик 5. Вычислитель работает следующим образом. С помощью триггера 73, взводимого импульсом "Старт" (фиг.16а) от азимутальной следящей системы (на фиг.1,7 не показано), первого элемента И 54 и второго счетчика 59 импульсов (фиг. 16б) с выхода генератора 57 тактовых импульсов формируются пачки из N импульсов (фиг.16в-д).Частота следования импульсов в пачке определяется частотой запросных импульсов f_зи (фиг.16в) с выхода генератора 1 запросных импульсов. Каждый из N импульсов, поступая через второй элемент ИЛИ 51 на первый вход двухразрядного адресного счетчика 62, устанавливает его в состояние "01". Это состояние соответствует коду команды разрешения записи данных в счетчик 5 (через блок 8 управления обменом). Эти же импульсы являются сигналом, разрешающим чтение информации из буферного регистра 63. Таким образом, из вычислителя 7 к блоку 8 управления обменом идет шина из m+k разрядов, где m разрядов составляют шину данных, а k разрядов ( в данном случае k=2) шину адреса команд. Элемент 61 задержки обеспечивает задержку пачки из N импульсов на время τ_лз, необходимое для переписи числа из вычислителя 7 в счетчик 5. Каждым из N импульсов с выхода элемента 61 задержки (фиг.16е) производится запуск передатчика (на фиг.7 не показан), вырабатывающего зондирующие импульсы. Этими же импульсами адресный счетчик 62 сбрасывается в состояние "00". После окончания пачки N импульсов с выхода элемента 61 задержки с помощью генератора 57 тактовых импульсов, триггера 60 и блока 64 запрета запускается первый счетчик 58 (фиг.16ж). При этом дешифратор 65 вырабатывает все необходимые управляющие сигналы, синхронизирующие работу вычислителя 7. Импульс с первого выхода дешифратора 65 поступает на второй (установочный) вход двухразрядного адресного счетчика 62, устанавливая его в состояние "10". Это является сигналом разрешения записи величины из блока 14 ранжирования в регистр 41. Величина задержки τ_макс (фиг.16з) определяется значением максимально возможной дальности до цели Импульс второго выхода дешифратора 65 является сигналом разрешения записи значений множителя и множимого во входные регистры X и Y перемножителя 77 первого и второго блоков 67,68 перемножения. При этом на входы X перемножителей 77 поступают значения коэффициентов усиления βT и α, хранящиеся во втором и третьем регистрах 48,49 памяти соответственно. С выхода элемента ИЛИ 76 блока 66 вычитания на входные регистры Y перемножителей 77 поступает число . Величина задержки τ_зад1 между импульсами с первого и второго выходов дешифраторов 65 (фиг.16и) равна интервалу времени, необходимому для преобразования числа из дополнительного кода на выходе первого сумматора 71 в прямой код с помощью элемента И 74, блока 75 запрета, триггера 73, второго сумматора 72 и элемента ИЛИ 76. При этом на второй вход (В) второго сумматора 72 подается число С, у которого во всех разрядах нули, а в младшем единица. Операция умножения над числами в перемножителях 77 производится, таким образом, в прямом коде. Состояние триггера 73, взводимого сигналом переноса со старшего разряда первого сумматора 71, определяет знак произведения. Импульс с третьего выхода дешифратора 65 (фиг.16к) разрешает съем произведения с выходных буферов перемножителей 77. Задержка τ_зад2 определяется временем, необходимым на выполнение операции умножения двух m-разрядных чисел. В результате на первый вход (А) сумматора 82 в интеграторе 69 скорости поступает в дополнительном коде число , на второй вход (В) число , стоящее на выходной шине второго регистра 84 сдвига (где оценка скорости, вычисленная по предыдущей пачке ответных сигналов от цели). Импульс с четвертого выхода дешифратора 65 (фиг.16л) открывает третий элемент И 56. В результате на первый вход (А) сумматора 85 в интеграторе 70 положения выступает число с выхода второго блока 68 перемножения. На второй вход (В) сумматора 85 поступает число хранящееся во втором регистре 88 сдвига временная задержка, соответствующая дальности до цели и вычисленная по j-1 пачке ответных импульсов). Величина задержки τ_зад2= τ_зад1 и определяется временем, необходимым на перевод чисел в первом и втором блоках 67, 68 перемножения из прямого кода в дополнительный. Импульс с пятого выхода дешифратора 65 (фиг.16м) разрешает запись суммы , стоящей на выходе первого сумматора 85, в первый регистр 87 сдвига интегратора 70 положения. Одновременно тем же импульсом сумма из сумматора 82 переписывается в первый регистр 83 сдвига интегратора 69 скорости. Следующий затем, с небольшой задержкой, импульс (фиг. 16н) с шестого выхода дешифратора 65 проталкивает информацию из первых регистров 83,87 сдвига во вторые регистры 84, 88 сдвига соответственно. Импульс с седьмого выхода дешифратора 65 (фиг.16о) открывает второй элемент И 55. Таким образом, на первый и второй входы (А и В) сумматора 85 интегратора 70 положения поступает информация соответственно с выходов вторых регистров 84, 88 сдвига. Пара импульсов, следующая с небольшим сдвигом с восьмого и девятого выходов дешифратора 65 (фиг.16 п,р), разрешает запись числа в первый регистр 87 сдвига и проталкивание ее затем во второй регистр 88 сдвига интегратора 70 положения. Одновременно с этим импульс с девятого выхода дешифратора 65 является сигналом записи в буферный регистр 63. По этому сигналу информация, стоящая на выходе второго сумматора 86, переписывается в буферный регистр 63. При этом в буферном регистре 63 находится число в дополнительном коде, представляющее собой временную задержку , где задержка, соответствующая экстраполированной на следующий период запросных импульсов дальности до цели. Импульс с девятого выхода дешифратора 65 устанавливает адресный счетчик 62 в состояние "11" (что соответствует коду команды обнуления счетчика 13 числа отсчетов и блока 16 памяти). После этого вычислитель 7 находится в ожидании сигнала съема данных в счетчик 5 через блок 8 управления обменом. Третий ваpиант блока 14 ранжирования, в котором реализовано нерекуррентное ранжирование чисел, работает следующим образом. Ответный сигнал с выхода элемента ИЛИ 11 взводит первый триггер 102 (фиг.17а,б) и открывает первый блок 104 запрета (фиг.17в). При этом на входы первого и второго адресных счетчиков 96,97 через элемент И 90 и первый элемент ИЛИ 93 начинают поступать счетные импульсы. В результате число, равное временно задержке τ_ij (соответствующей коду дальности D_ij до радиомаяка в i-м периоде запроса), поступает на вторые входы данных первого и второго запоминающих блоков 26,27. Адрес, по которому производится синхронная запись чисел в запоминающие блоки 26,27, определяется состоянием на выходе первого и второго адресных счетчиков 96 и 97. Элемент 94 задержки обеспечивает задержку импульса "Запись" (фиг.17г), поступающего через второй элемент ИЛИ 106 на входы первого и второго запоминающих блоков 26,27, относительно счетных импульсов на входах первого и второго адресных счетчиков 96, 97 на величину, превышающую время их срабатывания. После окончания режима "Запись" блок 25 управления обеспечивает считывание чисел из первого и второго запоминающих блоков 26,27. После того, как первый адресный счетчик 96 досчитывает до N, на выходе первого дешифратора 99 появляется сигнал, который взводит второй триггер 103. При этом на инверсном выходе блока 104 запрета появляется сигнал, открывающий шестой элемент И 105 (сигнал с прямого выхода блока 104 запрета закрывает второй элемент И 90). В результате на вход первого адресного счетчика 96 поступают импульсы от генератора 4 тактовых импульсов, вход второго адресного счетчика 97 отключается. Для формирования адреса считывания информации из второго запоминающего блока 27 используется третий адресный счетчик 98, выход которого подключен через первый элемент ИЛИ 101 к второму (адресному) входу второго запоминающего блока 27. Содержимое первого адресного счетчика 96 изменяется с частотой следования импульсов с выхода генератора 4 тактовых импульсов, а содержимое третьего адресного счетчика 98 изменяется с частотой в N раз меньше [на вход третьего адресного счетчика 98 поступают сигналы (фиг.17в) с выхода дешифратора 99] Благодаря этому во время считывания одного числа В_p из второго запоминающего блока 27 осуществляется считывание чисел из первого запоминающего блока 26. Команда (фиг.17д) считывания информации из первого и второго запоминающих блоков 26, 27 поступает через шестой элемент И 105 и второй элемент ИЛИ 106. Одновременно импульсом с выхода дешифратора 99 обеспечивается сброс первого и второго адресных счетчиков 96, 97. Для повышения надежности сброса служит второй элемент 95 задержки, величина задержки сигнала в котором должна превышать время срабатывания триггеров первого адресного счетчика 96. При считывании числа с выходов первого и второго запоминающих блоков 26,27 поступают на первый и второй входы (А и В) второго блока 29 сравнения, который имеет два выхода: А > В и А ≥ В. При сравнении одного числа А_q из второго запоминающего блока 27 со всеми N числами В_p, записанными в первом запоминающем блоке 26, с помощью первого и второго счетчиков 114, 116 подсчитывается количество выполненных условий А > В (в первом счетчике 114) и А > В (во втором счетчике 116). Если числа в первом и втором счетчиках 114, 116 совпадают, это свидетельствует о том, что число из второго запоминающего блока 27 встречается только один раз в массиве N чисел из первого запоминающего блока 26. В результате код с выхода первого счетчика 114 является адресом ячейки блока 33 памяти, куда необходимо записать число А_q. Если же содержимое первого счетчика 114 меньше содержимого второго счетчика 116, это свидетельствует о том, что в первом и втором запоминающих блоках 26,27 записаны несколько одинаковых чисел. Тогда код на выходе первого счетчика 114 соответствует начальному адресу ячейки блока 33 памяти, куда следует записать число А_q. Содержимое второго счетчика 116 является конечным адресом ячейки блока 33 памяти, куда также следует записать число А_q. Для записи (см. фиг. 17ж,з) числа А_q в несколько ячеек блока 33 памяти (которые определяются начальным и конечным адресом с выходов первого и второго счетчиков 114, 116) используются триггер 109, второй элемент И 111, второй элемент ИЛИ 113, а также третий блок 30 сравнения. Если содержимое первого и второго счетчиков 114, 116 различно, то на выходе третьего блока 30 сравнения отсутствует потенциал сброса триггера 109. При этом триггер 109 взводится с выхода первого дешифратора 99 (через четвертый элемент И 92). Сигнал с прямого выхода триггера 109 открывает второй элемент И 111, и тактовые импульсы от генератора 4 тактовых импульсов поступают на вход первого счетчика 114, изменяя его состояние до тех пор, пока содержимое первого и второго счетчиков 114, 116 не сравняется. Тогда сигнал с выхода третьего блока сравнения сбросит триггер 109 и на вход первого счетчика 114 перестанут поступать импульсы досчета (фиг.17и). Эти импульсы досчета с выхода второго элемента И 111 совместно с импульсами с выхода первого дешифратора 99 поступают через первый элемент ИЛИ 107 на второй вход (записи) блока 33 памяти. Во время работы схемы досчета поступление импульсов от генератора 4 тактовых импульсов на вход первого адресного счетчика 96 запрещается сигналом, поступающим на вход третьего элемента И 91 с инверсного выхода триггера 109. Для исключения сравнения чисел А_q и В_p, записанных в первом и втором запоминающих блоках 26,27, при p=q (т.е. сравнение числа с самим собой) служат первый блок 29 сравнения, инвертор 108 и первый элемент И 110. При совпадении кодов на выходе первого и третьего адресных счетчиков 96 и 98 закрывается первый элемент И 110 и соответственно четвертый элемент И 115. П р и м е р. Пусть в первом и втором запоминающих блоках 26 и 27 записана случайная последовательность чисел: 2,3,1,6,3,3,5. При сравнении первого числа (2) со всеми остальными в первом и втором счетчиках 1114, 116 будет записана единица. Следовательно, первое число (2) будет записано в первую ячейку блока 33 памяти. При сравнении второго числа (3) со всеми остальными в первом счетчике 114 будет записано число (2), а во втором счетчике 116 четыре. В результате число (3) будет записано во вторую, третью и четвертую ячейки блока 33 памяти. При сравнении третьего числа (1) со всеми остальными в первом и втором счетчиках 114, 116 будет записан ноль. Следовательно число "1" будет записано в нулевую ячейку блока 33 памяти и т.д. Код с выхода первого счетчика 114 поступает на второй (адресный) вход демультиплексора 32, определяя номер ячейки блока 33 памяти, в которую записывается число, подаваемое на первый вход (данных) демультиплексора 32 с выхода второго запоминающего блока 27. После сравнения каждого числа первого запоминающего блока 26 со всеми числами второго запоминающего блока 27 по сигналу разрешения записи (третий вход блока 33 памяти) в блок 33 памяти записываются числа, образуя упорядоченный по возрастанию массив. Второй вариант нерекуррентного ранжирования чисел в блоке 14 ранжирования работает следующим образом. В формирователе 34 импульсов сдвига по сигналам (фиг.18а) с выхода первого элемента И 3 с помощью счетчика 120, триггера 118 и элемента И 119 формируется последовательность управляющих импульсов (фиг.18б) для блока 36 памяти блока 38 управления. При подаче на формирователь 34 импульсов сдвига N импульсов с выхода элемента ИЛИ 11 и импульсов с выхода генератора 4 тактовых импульсов на вход блока 38 управления поступает последовательность (N-1)² импульсов (фиг.18а). По каждому из этих импульсов в блоке 38 управления с помощью генератора 121 импульсов, счетчика 122, триггера 123, первого элемента И 124 и элемента 125 задержки формируется последовательность импульсов (фиг.19б). Счетчик 122 и триггер 123 обеспечивают выработку этих импульсов только после прохождения первых N импульсов с выхода формирователя 34 импульсов сдвига. Остальная часть блока 38 управления обеспечивает формирование последовательности выходных управляющих импульсов (фиг.19в,г). В этой последовательности в зависимости от полярности сигнала с выхода блока 40 сравнения (фиг. 19в) меняется порядок следования импульсов, обеспечивающих запись и считывание информации по первому из двух адресов в блок 36 памяти. Заштрихованные области на фиг.19в означают, что в эти моменты времени состояние выхода блока 40 сравнения не влияет на работу блока 38 управления. В блоке 37 записи и считывания из выходного сигнала блока 38 управления формируются сигналы чтения и записи (фиг.19д,е). Счетчик 146 и триггер 145 формируют сигнал, разрешающий прохождение импульсов чтения и записи с выходов первого и второго мультивибраторов 143, 144 соответственно на входы разрешения демультиплексора 147 вывода данных. Сигналы чтения и записи подключают демультиплексор 148 и мультиплексор 147 соответственно к m-разрядным входной и выходной магистралям данных блока 37 записи и считывания. Одновременно сигнал с выхода триггера 145, пройдя через инвертор 141, запрещает вывод данных из вентиля 35 через буферный регистр 137 в блок 36 памяти. Сигналы чтения с выхода второго элемента И 149 поступают также на вход счетчика 139 адреса, увеличивая его содержимое на единицу. Выходной k-разрядный код счетчика 139 адреса подается на первый вход мультиплексора 138 адреса, на второй вход которого подается тот же код, увеличенный на единицу в блоке 140 сложения. Регистр 39 состоит из двух m-разрядных регистров (на фиг.4 не показано), в которые записываются m-разрядные коды соответственно с первого и второго выходов демультиплексора 148 ввода данных. На первый и второй сигнальные входы мультиплексора 147 вывода данных подаются соответственно m-разрядные коды с выходов первого и второго m-разрядных регистров, входящих в состав регистра 39 (на фиг.4 не показано). Переключение мультиплексора 138 адреса, мультиплексора 147 вывода данных и демультиплексора 148 ввода данных осуществляется выходным сигналом блока 38 управления (фиг.19г). Коды чисел D_ij переписываются в блок 36 памяти из счетчика 5 через вентиль 35 блока и буферный регистр 137 блока 37 записи и считывания при отсутствии сигнала запрета. Затем после возникновения сигнала запрета осуществляется ранжирование. Блок 37 записи и считывания устанавливает поочередно на адресную магистраль блока 36 памяти адреса 1-й и 2-й ячеек и вводит коды чисел D_1j и D_2j из этих ячеек через демультиплексор 148 ввода данных в регистр 39. Коды чисел из регистра 39 поступают на входы блока 40 сравнения, записываются через мультиплексор 147 вывода данных вновь в 1-ю и 2-ю ячейки блока 36 памяти. При этом, если D_1j < D_2j, то код числа записывается во 2-ю ячейку, а код D_2j в 1-ю ячейку. Если D_1j ≥ D_2j, то коды возвращаются в прежние ячейки. Далее содержимое счетчика 139 адреса увеличивается на единицу и осуществляется перепись в регистр 39 из блока 36 памяти чисел из 2-й и 3-й ячеек, их сравнение, запись обратно в эти ячейки и т.д. После сравнения N-1 пар счетчик 139 переходит в начальное нулевое состояние и операция ранжирования всех чисел повторяется. После N-1 цикла ранжирования в блоке 36 памяти коды всех отсчетов будут расположены в порядке убывания, причем наибольший отсчет оказывается в 1-й ячейке блока 36 памяти. Сравнение точности измерения дальности при использовании предложенного и известного дальномеров осуществлено путем математического моделирования. Рассматривался дальномер радиотехнической системы ближней навигации, работающий в направленном режиме излучения и приема дальномерных сигналов со следующими параметрами:
период повторения пачек запросных импульсов Т_п 0,6 с;
период повторения импульсов в пачке Т=0,003 с;
число импульсов в пачке N 20;
среднеквадратическое значение флюктуационной помехи σ_фл= 30 м;
средняя частота ХИП f_хип 0-16 кГц;
длительность строб-импульса τ_стр 6,7 мкс и τ_стр 13,3 мкс. Результаты расчета среднеквадратичного значения ошибки измерения дальности (в метрах) предложенного (1) и известного (11) дальномеров приведены в таблице. Точность измерения дальности при использовании предлагаемого дальномера при f_хип 10 кГц в 2-5 раз выше точности измерения дальности при использовании известного устройства. Выигрыш зависит от длительности строб-импульса, значение которой выбирается в зависимости от скорости изменения дальности. Так, при скорости V 1000 м/с и Т_п 0,6 с должно выполняться условие τ_стр> 4 мкс (это значение соответствует величине V·T 6000 м). При увеличении длительности строб-импульса точность измерения дальности при использовании предлагаемого дальномера изменяется незначительно, в то время как точность измерения дальности при использовании известного дальномера при увеличении τ_стр в 2 раза ухудшается в 2-3 раза.

Формула изобретения

1. Дальномер, содержащий генератор запросных импульсов, генератор тактовых импульсов, вычислитель, блок управления обменом и последовательно соединенные приемник, первый элемент И, элемент ИЛИ, триггер задержки, второй элемент И, счетчик, триггер-дискриминатор и третий элемент И, выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с вторым входом триггера-дискриминатора, выход которого соединен с вторым входом первого элемента И, при этом второй выход счетчика соединен с вторым входом третьего элемента И, выход генератора тактовых импульсов соединен с вторым входом второго элемента И, первый выход вычислителя соединен с первым входом блока управления обменом, первый выход которого соединен с вторым входом счетчика, а второй выход блока управления обменом соединен с вторым входом вычислителя, отличающийся тем, что, с целью повышения точности измерения дальности при действии хаотических импульсных помех, в него введены счетчик числа ответов, блок ранжирования и мультиплексор, при этом третий выход счетчика соединен с первым входом блока ранжирования, выход которого через мультиплексор соединен с вторым входом блока управления обменом, выход генератора тактовых импульсов соединен с вторым входом блока ранжирования, третий вход которого соединен с выходом элемента ИЛИ, выход первого элемента И соединен с первым входом счетчика числа отсчетов, выход которого соединен с вторым входом мультиплексора, третий выход блока управления обменом соединен с вторым входом счетчика числа отсчетов и четвертым входом блока ранжирования, четвертый выход блока управления обменом которого соединен с третьим входом счетчика, а выход генератора запросных импульсов соединен с вторым входом вычислителя, второй выход которого соединен с вторым входом триггера задержки. 2. Дальномер по п. 1, отличающийся тем, что блок ранжирования содержит последовательно соединенные формирователь импульсов сдвига, вентиль, блок сравнения, элемент задержки, элемент ИЛИ, управляющий счетчик, мультиплексор, блок памяти и регистр сдвига, второй вход которого соединен с вторым входом блока памяти и вторым выходом формирователя импульсов сдвига, при этом первый выход блока памяти соединен с вторыми входами блока сравнения и мультиплексора, выход вентиля соединен с третьим входом мультиплексора, четвертый вход которого соединен с выходом регистра сдвига, выход блока сравнения соединен с вторым входом элемента ИЛИ, а первым, вторым, третьим и четвертым входами и выходом блока ранжирования соответственно являются второй вход вентиля, первый вход формирователя импульсов сдвига, соединенные между собой вторые входы формирователя импульсов сдвига и управляющего счетчика, третий вход и второй выход блока памяти. 3. Дальномер по п. 1, отличающийся тем, что блок ранжирования содержит первый блок сравнения, последовательно соединенные блок управления, первый запоминающий блок, второй блок сравнения, блок выработки адреса и третий блок сравнения и последовательно соединенные второй запоминающий блок, демультиплексор и блок памяти, при этом второй выход блока управления соединен с вторым входом первого запоминающего блока и первым входом первого блока сравнения, второй выход второго блока сравнения соединен с вторым входом блока выработки адреса, третий выход блока управления соединен с вторыми входами второго запоминающего блока и первого блока сравнения, выход которого соединен с третьим входом блока выработки адреса, второй выход которого соединен с вторым входом третьего блока сравнения, выход которого соединен с четвертым входом блока выработки адреса, четвертый выход блока управления соединен с третьими входами первого и второго запоминающих блоков, выход второго запоминающего блока соединен с вторым входом второго блока сравнения, первый выход блока выработки адреса соединен с вторым входом демультиплексора, третий выход блока выработки адреса соединен с вторым входом блока памяти, четвертый выход блока выработки адреса соединен с первым входом блока управления, пятый, шестой и седьмой выходы которого соединены с одноименными входами блока выработки адреса, при этом первым, вторым, третьим и четвертым входами и выходом блока ранжирования соответственно являются второй вход блока управления, соединенные между собой третий вход блока управления и восьмой вход блока выработки адреса, четвертый вход блока управления, третий вход и выход блока памяти. 4. Дальномер по п. 1, отличающийся тем, что блок ранжирования содержит вентиль и последовательно соединенные формирователь импульсов сдвига, блок памяти, блок записи и считывания, регистр, блок сравнения и блок управления, выход которого соединен с вторым входом блока записи и считывания, третий и четвертый входы которого соединены соответственно с выходом вентиля и вторым выходом регистра, при этом выход формирователя импульсов сдвига соединен с вторым входом блока управления, третий выход регистра соединен с вторым входом блока сравнения, второй выход блока записи и считывания соединен с вторым входом блока памяти, а первым, вторым, третьим и четвертым входами и выходом дальномера соответственно являются первый вход вентиля, второй вход формирователя импульсов сдвига, соединенные между собой вторые входы формирователя импульсов сдвига и вентиля, третий вход и выход блока памяти.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17, Рисунок 18, Рисунок 19, Рисунок 20

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 10-2002

Извещение опубликовано: 10.04.2002        

---