Устройство для считывания кодов аналоговых сигналов

 

Изобретение касается накопления информации и может найти применение при считывании кодов аналоговых сигналов. Цель изобретения - уменьшение искажений результата считывания кодов аналоговых сигналов. В процессе считывания импульс начала считывания и последовательность тактовых импульсов подаются на многоступенчатый делитель 8 частоты, воздействующий на блоки 4 постоянной памяти, на дешифратор 11 и на элемент И 2. При этом дешифратор вырабатывает сдвинутые по фазе импульсные последовательности, по которым при наличии адресных сигналов с многоступенчатого делителя 8 частоты записанные в блоках 4 постоянной памяти коды телефонных сигналов переносятся в преобразователь 10 параллельного кода в последовательный, воздействующий на элемент ИЛИ 1, на который поступает также сигнал полутактовой частоты с делителя 9 частоты на два. Элемент ИЛИ 1 вырабатывает цифровую последовательность импульсов , подаваемую на выходную шину. 1 ил. Ё

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 11 С 15/04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4785463/10 (22) 24,01.90 (46) 07,01.92. Бюл. М 1 (71) Центральный научно-исследовательский институт связи (72) В.Е. И ванов и А.Н. Кошелев (53) 681.84,001.2 (088.8) (56) Авторское свидетельство СССР

N 11113300990000, кл. G 11 С 15/04. 1983.

Авторское свидетельство СССР

N1179433,,кл. G 11 С 15/04, 1983. (54) УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ КОДОВ АНАЛОГОВЫХ СИГНАЛОВ (57) Изобретение касается накопления информации и может найти применение при считывании кодов аналоговых сигналов, Цель изобретения — уменьшение искажений результата считывания кодов аналоговых

„„. Ж„„1704165 А1 сигналов. В процессе считывания импульс начала считывания и последовательность тактовых импульсов подаются на многоступенчатый делитель 8 частоты, воздействующий на блоки 4 постоянной памяти, на дешифратор 11 и на элемент И 2. При этом дешифратор вырабатывает сдвинутые по фазе импульсные последовательности. по которым при наличии адресных сигналов с многоступенчатого делителя 8 частоты записанные в блоках 4 постоянной памяти коды телефонных сигналов переносятся в преобразователь 10 параллельного кода в последовательный, воздействующий на элемент ИЛИ 1, на который поступает также сигнал полутактовой частоты с делителя 9 частоты на два. Элемент ИЛИ 1 вырабатывает цифровую последовательность импульсов, подаваемую на выходную шину, 1 ил.

1704165

Изобретение относится к накоплению информации, а именно к устройствам для считывания кодов аналоговых сигналов, и может найти применение на цифровой телефонной сети. 5

Известно устройство для считывания кодов аналоговых сигналов, содержащее блоки постоянной памяти, включенные между входной шиной тактовых импульсов и выходной шиной. 10

Недостаток известного устройства для считывания кодов аналоговых сигналов состоит в значительной сложности управления процессом считывания кодов аналоговых сигналов, 15

Известно также устройство для считывания кодов аналоговых сигналов, содержащее элемент ИЛИ, подсоединенный первым входом к выходу элемента И и соединенный 20 выходом с выходной шиной, блоки постоянной памяти, формирователи импульсов тока, входную шину тактовых импульсов и выходную шину импульсов фазирования.

Это устройство позволяет обеспечить отно- 25 сительную простоту управления процессом считывания кодов аналоговых сигналов.

Недостаток подобного устройства для считывания кодов аналоговых сигналов состоит в значительных искажениях результа- 30 та считывания кодов аналоговых сигналов. Цель изобретения — уменьшение искажений результата считывания кодов аналоговых сигналов.

С этой целью в устройство для считыва- 35 ния кодов аналоговых сигналов, содержащее элемент ИЛИ, подсоединенный первым входом к выходу элемента И и соединенный выходом с выходной шиной, блоки постоянной памяти. формирователи 40 импульсовтока, входную шинутактсвых 1мпульсов и входную шину импульсов фазирования введены многоступенчатый делитель частоты, один из выхсдсв o oporc сседлнен с его управля сщим входом и подключен 45 к первому входу элемента Vl, делитель частоты на два, подсоединенный входом к входной шине тактовых импульсов и ссединенный выходом с вторым входов элемента

И, преобразсватель параллельного кода в 5G последовательный. включенный между выходами блоков постоянной памяти и вторым входом элемента ИЛИ, и дешифратор, выходы которого соединены через формирователи импульсов тока с входами питания 55 блоков постоянной памяти, причем выходная шина тактовых импульсов и входная шина импульсов фазирования подключены соответственно к тактовому входу и входу фазир вания многоступенчатого делителя частоты. другие выходы которого ссединены с входом дешифратора и с управляющими входами блоков постоянной памяти.

На чертеже изображен один иэ вариантов предлагаемого устройства для считывания кодов аналоговых сигналов.

Устройство содержит элемент ИЛИ 1, подсоединенный первым входом к выходу элемента И 2 и соединенный выходом с выходной шиной 3, блоки 4 постоянной памяти, формирователи 5 импульсов тока, входную шину 6 тактовых импульсов и входную шину 7 импульсов фаэирования. При этом блоки 4 постоянной памяти выполнены в виде блоков статической памяти, на которых выжиганием предварительно записывают коды телефонных сигналов, например акустических телефонных сигналов "Номер выключен", "Комер изменен", "Номер не задействован", "Номер недоступен", "С вашего аппарата данным видом связи пользоваться нельзя".

Устройство содержит также многоступенчатый делитель 8 частоты, один из выходов которого соединен с его управляющим входом и подключен к первому входу элемента И 2. делитель 9 частоты на два, преобразователь 10 параллельного кода в последовательный и дешифратор 11. Делитель 9 частоты на два подсоединен входом к входной шине 6 тактовых импульсов и соединен выходом с вторым входом элемента

И 2. Преобразователь 10 параллельного кода в последовательный включен между выходами блоков 4 постоячной памяти и вторым входом элемента ИЛИ 1. При этом выходы дешифратора 11 соединены через формирователи 11 и лпульссв тока с входами питания блоков 4 постоянной памяти.

B устройстве входная шина 6 тактовых импульсов и входная ши-=-, импульсов фазирования подключены соответственно к тактовому вхсду и входу фазирсвания мнсгсступенчатсгс делител: 8 частсты. другие выходы кстсрсго сcFдинены с входом дешифратора 11 и управляющими входами блоков постоянной памяти.

У.трсистес рабстает для воспроизведения кодов аналоговых сигналов следующи л образом.

Последовательнссть тактовых и лпульсов поступает со скоростью передачи 64 кбит/с пс входной шине 6 тактовых импульсов на тактовый вход многоступенчатого делителя 8 частоты Кроме того, на вход фазирсвания многоступенчатого делителя 8 частоты по входной шине 7 импульсов фазирования подается импульс начала считывания кодов аналсговых сигналов. С многоступенчатого делителя 8 частоты на вход дешифратора 11 поступает периодическая

1704165

Составитель В.Иванов

Техред M.Ìoðãåíòàë Корректор Л.Бескид

Редактор Н.Яцола

Заказ 64 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 последовательность импульсов с периодом, равным 1 с. На первый вход элемента И 2 с многоступенчатого делителя 8 частоты подается периодическая последовательность импульсов с периодом, равным 4,8 с. При этом периодическая последовательность импульсов с периодом, равным 4,8 с. поступает также ha управляющий вход многоступенчатого делителя 8 частоты.

Дешифратор 11 формирует набор сдвинутых по фазе импульсных последовательностей, поступающих с его выходов через формирователи 5 импульсов тока на входы питания блоков 4 постоянной памяти. Тот блок 4 постоянной памяти, на который с соответствующего формирователя 5 импульсов тока поступает импульс тока питания, при наличии адресных сигналов с многоступенчатого делителя 8 частоты переносит записанный в нем код телефонного сигнала в преобразователь 10 параллельного кода в последовательный. При этом последовательный код с выхода преобразователя 10 параллельного кода в последовательный поступает на второй вход элемента ИЛИ 1, Последовательность тактовых импульсов, поступающая по входной шине 6 тактовых импульсов, подается также на вход делителя 9 частоты на два. Последний фор-! мирует сигнал полутактовой частоты, поступающий на второй вход элемента И 2, который воздействует на элемент ИЛИ 1 при совпадении во времени импульсов на его первом и втором входах. В результате этого элемент ИЛИ 1 выдает на выходную шину 3 цифровую последовательность импульсов, имеющую скорость передачи 64 кбит/с и несущую в себе информацию о акустических телефонных сигналах.

5 Формула изобретения

Устройство для считывания кодов аналоговых сигналов, содержащее элемент

ИЛИ, подсоединенный первым входом к выходу элемента И и соединенный выходом с

10 выходной шиной, блоки постоянной памяти, формирователи импульсов тока, входную шину тактовых импульсов и входную шину импульсов фазирования, о т л и ч а ю щ е ес я тем, что, с целью уменьшения искажений

15 результата считывания кодов аналоговых сигналов, в него введены многоступенчатый делитель частоты. один из выходов которого соединен с его управляющим входом и подключен к первому входу элемента И, дели20 тель частоты на два, подсоединенный входом к входной шине тактовых импульсов и соединенный выходом с вторым входом элемента И, преобразователь параллельного кода в последовательный, включенный

25 между выходами блоков постоянной памяти и вторым входом элемента ИЛИ, и дешифратор, выходы которого соединены через формирователи импульсов тока с входами питания блоков постоянной памяти, причем

30 входная шина тактовых импульсов и входная шина импуЛьсов фазирования подключены соответственно к тактовому входу и входу фазирования многоступенчатого делителя частоты, другие выходы которого со35 единены с входом дешифратора и с управляющими входами блоков постоянной памяти.

Устройство для считывания кодов аналоговых сигналов Устройство для считывания кодов аналоговых сигналов Устройство для считывания кодов аналоговых сигналов 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в матричных ассоциативных логических устройствах

Изобретение относится к области автоматики и вычислительной техники

Изобретение относится к вычислительной цифровой технике, конкретно к конструкции ячейки памяти с вертикально расположенными друг над другом пересечениями

Изобретение относится к архитектуре памяти и, более конкретно, к способам и системам для ассоциативной памяти (САМ)

Изобретение относится к вычислительной технике. Технический результат заключается в осуществлении с высокой скоростью контроля по четности вводимых и хранящихся данных. Параллельная ассоциативная память для одновременного поиска по всем адресам и определения того, хранятся ли в памяти те же данные, что и введенные данные, содержащая средство генерации четности для генерации бита четности n-разрядных данных, вводимых во время записи и во время поиска, и множество мест памяти, которое соответствует множеству адресов, причем каждое из указанных мест памяти содержит: n запоминающих ячеек ассоциативной памяти для хранения n-разрядных данных; ячейку хранения четности для хранения бита четности; средство контроля по четности для определения того, совпадают ли бит четности, сгенерированный указанным средством генерации четности во время поиска, и бит четности, хранящийся в ячейке хранения четности, и для активации сигнала совпадения по четности в случае их совпадения; схему обнаружения совпадения слов, предназначенную для активации сигнала совпадения слов данных в случае совпадения n-разрядных данных; и средство подтверждения совпадения по четности; причем параллельная ассоциативная память дополнительно содержит средство обнаружения ошибки четности. 1 з.п. ф-лы, 13 ил.

Группа изобретений относится к области вычислительной техники, может быть использована в специализированных устройствах аппаратной поддержки типовых операций задач распознавания образов, в аппаратной поддержке в высокопроизводительных системах и устройствах параллельной обработки символьной информации, в аппаратных средствах поддержки вывода в информационно-поисковых и экспертных системах, осуществляющих обработку строк (строковых данных), и позволяет реализовать операции поиска по образцу и модификации строки на основе ассоциативной памяти. Техническим результатом является обеспечение реверсивной обработки строк. Способ содержит этапы, на которых: символы обрабатываемой строки замещаются первой подстрокой модификатора при двумерном представлении обрабатываемой строки, выполняется параллельный межстрочный сдвиг влево символов обрабатываемой строки при ее двумерном представлении, вторая подстрока модификатора вставляется в строку матрицы, удаляются незначащие символы обрабатываемой строки при ее одномерном представлении в выделенной маской ее части с помощью последовательного сдвига вправо, при этом маска формируется динамически для выделения рабочей части обрабатываемой строки на четвертом шаге. 2 н.п. ф-лы, 6 ил.

Изобретение относится к вычислительным системам на основе микропроцессоров с ассоциативным запоминающим устройством (АЗУ). Техническим результатом является уменьшение площади АЗУ и повышение его помехоустойчивости путем исключения сигналов, предназначенных только для управления предзарядом внутри регистра, и устройств, генерирующих эти сигналы. Способ включает восстановление потенциала линии совпадения до потенциала шины питания АЗУ в период после завершения очередного цикла сравнения хранящихся в ячейке данных с внешними данными и до начала следующего цикла сравнения. Это осуществляется путем протекания тока между шиной питания АЗУ и линией совпадения через транзисторы одинакового типа проводимости, последовательно включенные между шиной питания АЗУ и линией совпадения. Указанное восстановление потенциала линии совпадения осуществляют посредством предлагаемого модуля предзаряда путем установления обоих парафазных сигналов сравнения данных в низкий логический уровень на затворах указанных транзисторов. 2 н.п. ф-лы, 5 ил.

Изобретение относится к области вычислительной техники и может быть использовано в блоках ассоциативных селекторов запоминающих устройств. Техническим результатом является повышение помехоустойчивости логического элемента при воздействии одиночных ядерных частиц. Устройство содержит два инвертора с третьим состоянием, порт записи данных, триггер, состоящий из двух групп транзисторов, каждая из которых включает две пары РМОП и NMOП транзисторов. 4 з.п. ф-лы, 4 ил., 5 табл.
Наверх