Устройство для считывания кодов аналоговых сигналов

 

Изобретение относится к накоплению информации. Цель изобретения - уменьше ние погрешности результата считывания кодов аналоговых сигналов. Импульсная последовательность с источника 4 тактовых импульсов поступает на многоступенчатый делитель 7 частоты, воздействующий на блок 1 оперативной памяти, на блок 3 запоминания кодов аналоговых сигналов на мультиплексор 2, на блок 11 запоминания управляющих сигналов, на формирователь 10 задержанных фазирующих импульсов и на. формирователь 5 импульсов тока, В соответствии с кодом адресов считывания, по ступающим из многоступенчатого делителя 7 частоты, информация из блока 3 запоминания кодов аналоговых сигналов вводится в блок 1 оперативной памяти, воздейстпующий на мультиплексор 2, на который воздействует также делитель 8 на полином восьмой степени. Мультиплексор 2 воздействует на скремблер 9, в котором в соответствии с управляющим сигналом блока 11 запоминания управляющих сигналов код аналогового сигнала либо скремблируется, либо без изменения пропускается на выходную шину 6. 1 ил. (Л С

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК. Ж,, 1705872

А1 (s»s G 11 В 17/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4828769/10 (22) 24.05,90 (46) 15.01.92, Бюл. ¹ 2 (71) Центральный научно-исследовательский институт связи (72) В, Е. Иванов (53) 681.327.6(088.8) (56) Авторское свидетельство СССР № 1159067, кл. G 11 С 17/00, 1983.

Авторское свидетельство СССР

¹ 1156139, кл, G 11 С 1 7/00, 1983. (54) УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ КО

ДОВ АНАЛОГОВЫХ СИГНАЛОВ (57) Изобретение относится к накоплению информации, Цель изобретения — уменьшение погрешности результата считывания кодов аналоговых сигналов. Импульсная последовательность с источника 4 тактовых импульсов поступает на многоступенчатый делитель 7 частоты, воздействующий на блок 1 оперативной памяти, на блок 3 запоминания кодов аналоговых сигналов на мультиплексор 2, на блок 11 запоминания управляющих сигналов, на формировагель

10 задержанных фазирующих импульс >s и на формирователь 5 импульсов тока. В соответствии с кодом адресов считывания. поступающим из многоступенчатого делителя

7 частоты, информация из блока 3 запоминания кодов аналоговых сигналов вводится в блок 1 оперативной памяти, воздействующий на мультиплексор 2, на который воздействует также делитель 8 на полином восьмой степени. Мультиплексор 2 воздействует на скремблер 9, в котором в соответствии с управляющим сигналом блока 17 запоминания управляющих сигналов код аналогового сигнала либо скремблируется, либо без изменения пропускается на выходную шину 6, 1 ил, 1705872

Изобретение относится к накоплени3о информации, а именно к устройствам для считывания кодов аналоговых сигналов, и может найти применсние на цифровой телефонной сети.

Известно устройство для считывания кодов аналоговых сигналов, содержащее блок запоминания кодов аналоговых сигналов, включенный между источником тактовых импульсов и выходной шиной.

Недостаток известного устройства для считывания кодов аналоговых сигналов состоит в значительной сложности управления процессом считы вя ни. кодов аналоговых сигналов.

Известно также устройство для считывания кОдОВ аналогОВых сигналов, сОдержащее блок оперативной памяти, подключенный выходом к информационному входу мультиплексора, блок запоминания кодов аналоговых сигHafloB, исго сник тактовых импульсов, формирователь ..мпульсов тока и ef:IxoqHye шину. Устройство позволяет обеспечи1ь относительную простоту управления процессом считывания аналоговых сигналов, Недостаток устройства для считыванич кодов аналоговых сигналов состоит в зна i».тельной погре IHocfu результата счи ь вания кодов аналоговых с иналов.

Целью зобретения является уменьшение погрешности результата считывания кодов аналоговых си-налов.

С этой целью в устролство для считывания кодов аналоговых сигналов. содержащее блок оперативноЙ памяти, подключенныл выходом к информационному входу мультиплсксора, блок запоминания кодов аналоговых сигналов, источи тактовых импульсов, формирователь и.— пульсов тока и выходную шину, введ.—:нь: многос1упенча гый делитель частоты, подсоединенный тактовым входом к выходу источника тактовых импульсов и соединеннь и выходом разрешения. Выходами а..-рес,в записи и выходами адресов считыв3ния со ответственно с управллюгцим в .Одом мультиплексора, с входом адресов з- писи блока Оперативной памяти и входами адресов считывания блока запоминания кодов аналоговых си; налов, подключенного выходом к информационному входублака оперативной памяти, делитель на полинам восьмой степени, включенный между B;>Ixcдом и другими информационными BKI paìl мультиплексора, скремблер, подкл оченный выходом к выходной шине, формирователь задер:канных фазирующих импульсов, подсоединенный первым установочным входом

K Второму Выход истО !ника iактовы . им

55 пульсов, и блок запоминания управляющих сигналов, причем скремблер подсоединен информационным входом к выходу мультиплексора и соединен управляющим входом с выходом блока запоминания управляющих сигналов, подключенного другими выходами к входам считывания блока оперативной памяти и подсоединенного входами здресов считывания K другим выходам адресов считывания многоступенчатого делителя частоты, который соединен фазирующим входом с выходом формирователя задержанных фазирующих импульсов и подключен выходом сигналэ привязки и управляющим выходом соотвегственно к второму установочному входу формлрователя адержанных фазирующих импульсов и входу формирователя импуль=ов тока, соединенного выходом с входом питания блока запоминания кодов аналоговых сигна IQB.

На чертеже изображен один из возможных вариантов предложенного устройства для считывания Kîäîâ аналоговых сигналов.

Устройс3во содержит блок 1 оперативной памяти, подкл3оченный выходом к информационному входу мультиплексора 2, блок 3 заглминания кодов а Залоговых сигналов L oòoiIIIèê 4 тактовых и".1пульсов, формирона3ель 5 импульсов тока и вblõîдную спину б, При этом блок 3 запоминания кодов аналого:ь.х сигнагов представляет собой блок постоянной памяти, выполненный в виqe блока статической памяти, на котором зых1иганием предварительно записывают коды сигналов взаимодействия цифровой телефоннои гети и акустических сигналов, например сигнала "Занято", "Ответ станцf и", "Предупредительный сигнал об оконЗании разговора" и т.д, Устройство содержит также .1ио оступенчатый делитель 7 частоты, подсоединенный тактовым входом к первому выходу исго н3ика 4 тактовых импульсов и соединенный вы одом разрешения, Выходами адресов записи и выходами адресов с 3ит.if BHvlfI соотвеfcTBGH:-Io с управляющим входом .-лультиг1лексора 2, с входами адресов запи-.и блока 1 оперативной памяти и

BxoparIa адресов считывания блока 3 запоминания кодов аналоговых сигналов, делитель 8 на пслином восьмой степени, скре 3блер 9, фор. лроаа-ель 10 задержан:- ыx фазирующих импульсов и блок 11 запо минания управляощих сигналов. Выход блока 3 запоминания кодов аналоговых сигHano iB подключен к инф Омационному входу блока . Оперативной памяти. Делитель 8 на полином восьмой степени включен между

ВЫХОДОМ гл ДРУГИМИ ИчфОРМаЦИОННЫМИ Bblx-.дами:лультиплексора Z. Скремблер 9 под1705872 из блока 3 запоминания кодов аналоговых сигналов записанная в нем информация вводится в блок 1 оперативной памяти. Информация считывае гся иэ блока 3 запомина5 ния кодов аналоговых сигналов в параллельном виде синхронно импульсной последовательности, имеющей скорость передачи 512 кбит/с. При этом в байте считанной информации содержится по четыре бита

10 двух смежных сигналов, записанных предварительно в элементах памяти блока 3 запоминания кодов аналоговых сигналов.

Информация, поступающая из блока 3 запоминания кодов аналоговых сигналов, эано15 сится в блок 1 оперативной памяти в соответствии с параллельным кодом адресов записи, подаваемым на его входы адресов записи с многоступенчатого делителя 7 частоты. Вывод информации из блока 1 апе20 ративной памяти осуществляется в соответстсии с параллельным кодом адресов считывания, подаваемым на его входы адресов считывания из блока 11 запоминания управляющих сигналов. При этом парал25 лельный код адресов считывания выводится иэ блока 11 запоминания управляющих сигналов по параллельному коду адресов считывания. подаваемому на него с многоступе> чатого делителя 7 частоты, Ин30 фармация из блока 1 оперативной памяти выводится на мультиплексор 2, На который также поступает информация с делителя 8 на полинам восьмог степ< ни. При этом мультиплексор 2 воздействует на делитель

35 8 на полинам васьмо тепени и tta информационный гход скре. Ж;.ерз! .

На информацион::ь:;, вход скремблера с выхода м;льтиплексоаа 2 в саответ;твии с сигналом разрешения, пос упающим с мно40 гос-упенчатого дели еля 7 частоты, подается либо информация с блока 1 оперативной памяти, либо ин >ормация с делителя 8 на полинам восьмсй степени, При этом информация делителя 8 на полинам восьмой сте45 пени представляет собой остаток от деления информационного сигнала на полином восьмой степени. В зависимости от управляющего сигнала из блока 11 запоминания управляющих сигналов пос1упающий

50 на информационный вход скремблера 9 сигнал либо скремблируется, либо проходит без изменения на выходную шину 6. кл:очен выходом к выходной шине 6, а формирователь 10 задержанных фазирующих импульсов подсоединен первым установочным входом к второму выходу источника 4 тактовых импульсов

В у<.трг йстве скремблер 9 подсоединен информационным входом к выходу мультипле".сора 2 и соединен управляющим входом с выходом блока 11 запоминания управляющих сигналов. Блок 11 запоминания управляющих сигналов подключен другими cblxoчами к входам считывания блока

1 оперативной памяти и подсоединен входами адресов считывания к другим выходам адресов считывания многоступенчатого делителя 7 частоты, Многоступенчатый делитель 7 астоты соединен фаэирующим входом с выходам формирователя 10 задержанных фазирующих импульсов и подключен выходом сигнала привязки и управляющим выходом соответственно к второму установочному входу формирователя 10 задержэнных фазирующих импульсов и входу формирователя 5 импульсов тока.

При этом выход формирователя 5 импульсов тока соединен с входом питания блока 3 запоминания када аналоговых сигналов.

Работа предложенного устройства для с ит лв-.,í riÿ t . oäîв анаrtoговыx сигналов про исходит следующим образом (: первого Bt troi;а источника 4 тактовых

:,мпуль;ая на тактовый вход многоступенчато с дели еля 7 частоты посгупает импульсна. . последовательность имеющая

cK0poc", передачи,. t48 кбит/с. С второго выхода точника 4 тактовых импульсов имrtyr. ьсндя последовательность поступает нд первый установачн fA вход фсрмирователя t 0 зapiep>:at t t-tax фазирующих импульсов, на второй установочный вход которогс ваздейс зует мно)а гупенчатый делитель 7 частоты. Форк.ираватель 10 задержанных фазирующих импульсов обеспечивает увеличение быстродействия многоступенчатого делителя 7 частоты за счет привязки его циклического сигнала со строго нормированной задержкой к фронтам импульсов, поступающих на первый установочный вход,.

Многоступенчатый делитель 7 частоты формирует управляющие импульсы, по котоаым формирователь 5 импульсов тока вырабатывает короткие импульсы тока, поступающие на вход питания блока 3 запоминания кодов аналоговых сигналов. Кроме 5 того, с многоступенчатого делителя 7 частоты на входы адресов считывания блока 3 запоминания кодов аналоговых сигналов поступает код адресов считывания. В соответствии с этим кодом адресов считывания

Формула изобретения

5 Устройство для считывания кодов аналоговых сигналов, содержащее блок оперативной памяти, подключенный выходом к информационному входу мультиплексора, блок запоминания кодов аналоговых сигналов, источник тактовых импульсов, форми1705872

Составитель B. Иванов

Техред М.Моргентал Корректор Т, ПалиЯ

Редактор О. Спесивых

Заказ 196 Тирэж Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушскэя нэб...4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гэгэринэ, 101 рователь импульсов тока и выходную шину, о т л и ч а ю щ е е с я тем, что, с целью уменьшения погрешности результэтэ считывэния кодов эналоговых сигналов, в него введены многоступенчатый делитель частоты, подсоединенный тактовым входом к первому выходу источника тактовых импульсов и соединенный выходом разреше; ния, выходэми адресов записи и выходами адресов считыввния соответственно с управляющим входом мультиплексора, с входами адресов записи блока оперативной памяти и с входэми адресов считывания блека запоминания кодов аналоговых сигналов, подключенного выходом к информэционному входу блока оперативной памяти, делитель нэ полином восьмой степени, включенный между выходом и другими информационными входэми мультиплексора, скремблер, подключенный выходом к выходной шине, формирователь задержанных фэзирующих импульсов, подсоединенный входом установки единицы к второму выходу источника тактовых импульсов, и блок зэпоминэния управляющих сигналов, причем скремблер подсоединен информэцион5 ным входом к выходу мультиплексора и соединен управляющим входом с первым входом блока запоминания управляющих сигналов, соединенного другими выходами с входами считывания блока оперативной

10 памяти и подсоединенного входами адресов считывания к другим выходам адресов считывания многоступенчэтого делителя частоты, который подсоединен фазирующим входом к выходу формирователя задержан15 ных фээирующих импульсов и соединен выходом сигнала привязки и управляющим выходом соответственно с входом установки единицы формирователя задержки фазирующих импульсов и с входом

20 формирователя иьВульсов тока, соединенного выходом с входом питания блока запоминания кодов аналоговых сигналов.