Многоканальная система измерения и регистрации

 

Изобретение относится к информационно-измерительной технике и может быть использрвано в автоматизированных измерительных системах регистрации быстропротекаюцих процессов . Цель изобретения - расширение функциональных возможностей путем графического.представления информации , управления режимом запуска от аналогового сигнала, внешнего

СОЮЗ ССВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

PEGflVGËÈÍ

{19) зБ (Ш

А1 (5))5 С 01 R 13/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А БТОРСНСМУ СПЯДЕТЕЛЬСТВУ

Зп

Юи21

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ

ПО ИЗОБРНЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР! (21 ) 4493 51 5/21 (22) 11,10.08 (46) 23.01.92. Еюл. V 3 .(71) Всесоюзный научно-исследовательский институт электроизмерительных приборов (72) И.А.Андреева, Л,A. Гафт, Е.Г,Спивак и И.В,Чеблоков (53) 621.317.315(088.0) (56) Авторское свидетельство СССР

И 951146, кл. С 01 к 13/02 19SO

Авторское свидетельство СССР

1149242, кл. G 06 R 3/05, 1985.

2 (54) МНОГО!(АНАЛЫ1АЯ СИСТЕМА )ьЗИГРЕНИЯ И РЕГИСТРАЦИИ (57) Изобретение относится к информационно-измерительной технике и может быть использовано в автоматизированных измерительных системах регистрации быстропротекаюцих процессов. Цель изобретения — расширение функциональных Boçèoæíîñòåé путем графического,предсгавлениг, инфор мации, управления режимом запуска от аналогового сигнала, внешнего тактирования, хранения результ1тов обработки, повышения быстродействия и уменьшения динамической погрешности при регистрации аналоговых и цифровых сигналов, что достигается хранением цифровых значений аналогового сигнала в блоке 13 регистрации цифровых сигналов и его отображе1707546,, 4 нии с помощью блока 15 отображения на графопостроителе или индикаторе.

Кроме того, на фиг.1 показаны блоки 4 .и 5 задания частот дискретй- зации, дешифратор 9,.блоки 12 измерения аналоговых сигналов, п.блоков

13 регистрации цифровых сигналов, блок 14 синхронизации. 13 ил.

Изобретение относится к информационно-измерительной технике и может быть использовано в автоматизированных измерительных системах регистрации быстропротекаюцих процессов.

Целью изобретения является расширение функциональных возможностей путем графического представления информации, управления режимом запуска от аналогового сигнала, внешнего тактирования, хранения результатов . обработки, повышения быстродействия и уменьшения динамической погрешности при регистрации аналоговых и цифровых сигналов.

На Фиг. 1 представлена. блок-схема многоканальной системы измерения и регистрации, на Фиг. 2 - Функцио1 нальная схема блока измерения аналоговых сигналов, на фиг. 3 - Функциональная схема блока синхронизации, ! на фиг. 4 - Функциональная схема блока регистрации цифровых сигналов, на Фиг.5 -Функциональная схема бло-, ка задания частот дискретизации, на фиг. 6 — Фу,кциональная схема блока аналогового вывода, на фиг ° 713 — временные диаграммы работы системы.

Многоканальная система измерения и регистрации содержит (фиг.1) 2п групп 1.1- 1,и, 2.2-2.п аналоговых входов, и групп 3. 1-3.п циоровых входов, и первых 4 и втсрых 5 блоков задания частот дискретизации по числу групп аналого-цифровых входов, первый вход которых соединен с шиной 6 внешнего тактирования, первая группа выходов соединена с шиной 7 прерываний, второй выход - с выходной шиной 8, и<;алле.:и я, де<.я братор

9, первая группа входов которого соединена с шиной 10 адресов, вторая группа входов — с входной шиной 11

t управлений, а 2п выходов соединены с и входами записи первых 4 и вторых

5 блоков задания частот дискретизации, и блоков 12 измерения аналоговых сигналов, и блоков 13 регистрации цифровых сигналов блок 14 синхронизации и блок 15 отображения, информационные входы которых соедине" ны с шиной 16 данных..

Блок 12 измерения аналоговых сигHBJloB содержит (фиг.2) QBc3 последовательнс соединенных блока 17. выборки и хранения, первый блок и коммутатор 18, второй блок 19 выборки и хранения (ВХ) и коммутатор 20, входы

30 которых обра уют группы 1 и 2 аналоговы ° входных сигналов, выходы первого 18 и второго 20 коммутаторов, соединены между собой и с информационным входом аналого-цифрового преобразователя (ЛЦР) 21, шина 16 данных соединена с первой группой входоввыходов первого приемопередатчика 22>. вторая группа входов-выходов кото; ого соединена с информационными вхо40 дами-выходами первого блока 23 памяти и информационными выходами ана-, лого-цифрового преобразователя (АЦП)

21, Блок 13 регистрации цифровых сиг45 налов содержит (Фиг.3) мультиплексор . 24 цифровых входов, входы которого образуют группу 3 цифровых входов системы, а информационные выхолы соединены с информационными входами про. межуточной памяти 25, первая группа входов-выходов второго приемопередатчика 26 соединена с шиной 16 дан1 ных, а вторая группа входов-выходов с информационными выходами промежуточной памяти 25 и ин<. .-."; ..ационными вход чи-аыходами второго бу<ьеонозапоминающего блок (БЛУ1 27.

Управляющие входь. мультиплексора 24 цифровых входов соединены с 170 7 5 6 адресными входами записи промежуточной памяти 25 и соединены с первои группой выходов счетчика 28 адреса промежуточной памяти, второй выход которого соединен с первым входом схемы HE-И 29, выход котор< и соединен со счетным входом счетчика 28 адреса промежуточной памяти и вхо дом схемы 30 задержки, вы од которой соединен с входом записи промен<уточной памяти 25, второй Rxop схемы

НЕ-И 29 соединен с первым входом первой схемы M 31 и входом С первого триггера 32, инверснь!й выход которого соединен с входом R второго триггера 33, выход которого соединен с входом D первого триггера 32, прямой выход которого соединен со вторым входом г1ервой схемы И 31, выход первой схемы И 31 соединен с входом сброса счетчика 28 адреса промежуточной памяти.

Блок 14 синхронизации содержит (фиг.4) цифро-аналоговый преобразователь (ЦАП) 34 и регистр 35 способа запуска, информационные входы которых соединены с ниной 16 данных, а ,входы записи - с 2n+) и ?n+2 выходами первого дешифр †.гора 9, первый выход регистра 35 способа запуска соединен с первым входом первого компаратора 36, второй выход — с первым входом второго компаратора 37, вторые входы первого 36 и второго 37 компараторов соединены с выходом ЦАП

34 третий вход первого компаратора

36 соединен с выходом согласующего усилителя 38, третий вход второго компаратора 37 - с выходом инвертирующсго усилителя 39, входы усилителей 38 и 39 соединены с одним из аналоговых входов 1-,2п, выходы первого 36 и второго 37 компараторов соединены с первым и вторым .входами первой схемы ИЖ 40, третий вход которой соединен с третьим выходом регистра 35 способа запуска, генератор 4 1 тактовых импульсов, выход которого соединен с первым входом пер.вой схемы И 31 блока 13 регистрации цифровых сигналов.

Блоки.4.и 5 задания частот дискретизации содержат каждый (фиг,5) р г 1стр 42 про, ",-1.1м, програмчиру .(щий счстч:.< 43 частоть;, прог,((<ì(<руемый счетчик 44 задержки и программи руемый счетчик 45 числа дискретизации, информационные вход<ы которых соединены с второй группой входовика 2? выходов nepeot-o приемопередатчика или второго приемопередатчика 26 и выходами вентилей 46 адреса, входы записи регистра 42 программ, программируемого счетчика 43 частоть,

1(г числа дискретизаций соединены с пер10 вь((<, вторым, третьим и четвертым выходами второго дешифратора 47, первая группа входов которогг соединсна с шиной 10 адресов и первой группой

15 входов мультиплексора 48 адреса, вторая группа входов второго дсш!"фратора 47 соединена с входной ниной

11 управления, третий вход с одним из 1п выходов первого дешифратора

9 в первом блоке 4 задания частот дискретизации и одним из двух выходов этого дешифратора во втором блоке 5 задания частот дискрети".ëзации, пятый выход второго денифра25 тора 47 соединен с первым входом формирователя 49 ответа, выход которого соединен с выхолной шиной S управления, первая групп выходов регистра 42 программ соединена с пео30 вой группой входов мультиплексора 50 ° . управления коммутатором, счетч!1ка 51 л номера канала и мультиплексора сброса, второй выход регистра 42 программ соедине:н с вторым входом мультиплексора 50 управления ком-

35 мутатором и первым входом мультиплексора 53 управления, третий выход регистра 42 программ соединен с третьим вхс дом мультиплексора 50

40 управления коммутатором, входом управления мультипгексора 52 сброса, первым в>:одом второй схе(!ы И 54, входом инвертора 55, входом D триггера 56 измерения и перв ым входом

45 третьей схемы И 57 четвертый и пяS тий входы мультиплекссра 50 управления коммутатором подкл(:чены к шинам питания, а его первый и второй выходы - к входам К и I триг<< pa 58 управления, прямой и инверснь.й выхо50 ды которого соединены с вторым и третьим входами мультиплексс ра 53 управления и в г!ерном блоке 4 задания частот дискретизации с вход;.!и управления первого 18 второго 20

u(! у 3т в -(х

7 707546

19 блока выборки и хранения, выходы с чет чи к а 51 номе ра ка нал» соединены с информационными входами мультиплек сора 52 сброса и в первом блоке 4 задания частот дискретизации с адресными входами первого 1б и второго

20 коммутаторов, а во втором блоке

5 задания частот дискретизации - с адресными входами чте ия промежуточной памяти 25, выход инвертора 55 соединен с первым входом четвертой схемы И 59, второй вход которой соединен с входом S триггера 56 измерения, входом С триггера 58 управления вторым входом третьей схемы I) 57, первым входом второй схемы ИЛИ 60, первым выходом первой группы схемы

И-ИЛИ 61, выход мультиплексора 52 сброса соединен с входом R триггера

56 измерения, вход С которого соелинен с вторым Вхолом второй схемы

54 И, с первым выходом первого Формирователя 62, первым входом третьй схемы ИЛИ 63 и счетным входом счетчика 64 адреса, первый вход первого формирователя 62 соединен с шиной 7 прерываний и в первом блоке 4 задания частот дискретизации - с выходом готовности АЦ!1 21, а во втором блоке 5 задания ".стот дискретизации — со вторым выходом счетчика 28 адреса промежуточной памяти, второй вход первого формирователя

62 соединен со вторым входом форми-рователя 49 ответа и выходом готовности первого блока памяти 23 или второго буфер о-запоминающего блока

27 для первого или второго блоков

4 и 5 задания частот дискретизации соответственно, выход третьей схемы

ИЛИ 63 соединен с входом записи пер вого или второго запоминающих блоков 23 или 27 для первого 4 или вто рого 5 блоков задания частот дискретизации соответственно, счетный вход счетчика 51 номера канала соединен с выходом второй схемы И 54, вход записи - с выходом четвертой схемы И 59, а вход сбора с выходом третьей схемы И 57, прямой выход триггера 56 измерения соединен с че. вертым входом мультиплексора 53 управления (ВХ), с первым входом второго формирователя 65, первым

Еl входом трстьего f- p ироэателя 6=, шинси 7 прерь са i> I 11 с входом чте ния АЦП 8 для первого Ьлока 4 задаHHR частот дискр-.-.тиэации или с входом чтения промежуточной памяти

25 для второго блока 5 задания частот дискретизации, второй вхсд вто5 рого формирователя 65 соединен с вторым выходом первого Формирователя 62, первый вход пятой схемы И 67 соединен с шестым выходом второго д"щифратора 47, седьмой выход которого соединен с входом управления мультиплексора -48 адреса, восьмой выход - с первым входом управления приемопередатчиков 22 или 26 для первого или второго блока 4 или

5 задания частот дискретизации соответственно, девятый выход - с первым входом шестой схемы И 68, второй вход которой соединен с инверсным выходом триггера 56 измерений, вторым входом пятой схемы И 67, входом С триггера 69 регистрации и вторым входом управления приемопередатчиками 22 или 26, а выход шестой схемы И 68 - с входом управления вен25 тилей 46 адреса, десятый выход второго дешифратора 47 соединен с вторым входом третьей схемы ИЛИ 63, вь:ход пятой схемы И 67 соединен с входом чтения первого 23 или второго 27 блока памяти для первого 4 или второго 5 блоков задания частот дискретизаций соответственно, выход в1чрого формирователя 65 содеинен с вторым входом второй схемы ИЛИ 60, выход котоРой соединен с входом пуска АЦП 21 для первого Ьлока 4 задания частот дискретизации и входом

С второго триггера 33 для второго .блока 5 задания частот дискретиза40 ции, вход S триггера 69 регистрации соединен с первым выходом четвертого формирователя 70, первые два входа которого соединены с четвертым и пятым выходами регистра 42 программ, 4 третий вход - с выходом программируемого счетчика 44 задержки, четвертый вход - с первым входом седьмой схемы 71 И, первым входом формирователя 72 предпуска и четвертым выхо5р дом регистра 35 спосоЬа запуска, пятый вход - с входом разрешения т- программируемого счетчика 44 задержки и выходом пятого формйрователя 73, шестой вход — со вторым входом Формирователя 72 предпуска, первыми входами пятого Форм, Рователя 73 и фор м 1роайте iH / ч ii /ока, r BtiлОдом Рис гера 75 счета, вход D триггера 69 регистрации соединен со вто рым вхо1707546

10 дом третьего Формирователя 66, первым входом шестого формирователя 76, выходом программируемого счетчика 45 числа дискретизаций и шиной 37 пре5 ,рываний, третий вход третьего Формирователя 66 соединен со вторым выходом четвертого Формирователя 70, второй вход шестого Формирователя 76

° соединен с третьим выходом четвертого 10 формирователя 70, -,ðåòèé вход - с выходом триггера 69 регистрации и первым входом первой группы схем И-ИЛИ

61; второй и третий входы которой соединены с первым и вторым выходами программируемого счетчика 43 частоты, четвертый вход — с первым выходом шестого Формирователя 76 и входом разрешения второго канала програ лмируемого счетчика 43 частоты, вход разрешения первого канала которого соединен с выходом третьего формирователя 66, второй выход пер.вой группы схем И-ИЛИ 61 соединен с тактовыми входами программируе- 25 мых счетчиков 44 и 45 задержки и чис° ла дискретизаций, второй выход шестого Формирователя 76 соединен с входом разрешения программируемого счетчика 45 числа д1 скретизаций, ЗО третий выход - с входом Е триггера

75, вход С которого соединен о вторым входом формирователя 74 пуска, третьи л входом Формирователя 72 пред пуска, первым входом второй группы 35 схем И-ИЛИ 77 и выходом генератора

41 тактовых импульсов, второй вход пятого Формирователя 73 соединен с тактовыми входами первого и второго каналов программируемого счетчика 40

43 частоты и с выходом второй группы схем И-ИЛИ 77, второй вход которой соединен с седьмым выходом регистра

52 программ, а третий вход — с шиной 6 внешнего тактирования; вход I 4g триггера 75 счета соединен с выходом формирователя 74 пуска, третий вход которого соединен с выходом первой схемы ИЛИ 40, а четвертый — с выходом формирователя 72 предпуска, .второй вход седьмой схемы 71. И соединен с шестым выходом регистра

42 программ, а ее выход - с входом установки счетчика 64 адреса, выходы счетчика 64,,-,реса соединены с входами вентилей 46 адреса и со втордй группой входов мультиплексора

48 адреса, выходы которс го соединены с адресными входами первого 23 или второго 27 блоков памяти для пер». вого 4 или второго 5 блоков зада1лия частот дискретизации соответственно.

Блок 15 отображения содержит (фиг,6), третий дешифратор 78, первая группа входов которого соединена с входной шиной 11 управления, вторая группа входов - с шиной 10 адресов и первой группой входов второго мультиплексора 79 адреса, третий вход — с 2n+3.-м выходом пер- вого дешифратора 9, четвертый входс вь1ходом третьего блока 80 памяти и первыми входа ли седылого формирователя 81 и второго формирователя 82 ответа, пятый вход - с вторым входом седьмого Формирователя 81 и первым выходом регистра 83 команд, шестой вход — с первым выходом седьмого формирователя 81 и счетным входом счетчика 84 координаты Х> первые три выхода третьего дешифратора 78 соединены с входами записи регистра 83 команд, счетчика 84 координаты Х, регистра 85 координаты У, четвертый выход соединен с вторым входом второго формирователя 82 ответа, выход которого соединен с выходно" шиной 8 управления, пятый выход — с первым управляющим входом третьего блока памяти 81 и первым входом четвертой схемы 86 ИЛИ, шестой выход — с первым входом третьего приемопередатчика 87, седьмой — с вторым входом четвертой схемы ИЛИ 86, третьим входом седьмого формирователя 81 и вторым входоч . третьего приемопередатчика 87, первая группа входов-выходов которого соединена с шиной 16 данных, а вторая группа входов-,выходов - с информационными входами регистра 83 команд, счетчика 84 координаты Х регистра 85 координаты Y и группой входов-выходов третьего блока 80 памяти, адрес" ные входы которого ссединены с выходами мультиплексора 79 адреса, второй управляющий вход третьего блока

80 памяти соединен с вторым выходом седьмого формирователя 81, четвертый вход которого соединен с выходом фа-зового генератора 88, выход четвертой схемы ИНИ 86 соединен с управляющим входом мультиплексора 79 адреса, вторая Гду 1пз входе :Отер.:Гс ccl .t 1 нена с информационными вьхща л с чст чика 84 координаты X и входами второго 9 П 89, вход опоры которого со170754

I единен с входом опоры третьего ЦАП 90 и выходом источника 91 опорного напряжения 11, входы третьего ЦАП 90 соединены с выходами регистра 85 коор5 динаты У, выходы первого 89 и второго

90 ЦАП соединены с первыми двумя входами первого ключа 92, третий вход которого соединен с вторым выходом регистра 83 команд, третий выход ко- 10 торого соединен с входом второго ключа 93, последовательно соединенного с усилителем 94 мощности. м

Иногокамальная система измерения и регистрации работает следующим образом.

Для регистрации аналоговых сигналов используют принциг автоматической цифровой регистрации, включающий дискретизацию процесса во времени с заданными параметрами дискретизации и одновременную фиксацию мгновенных значений электрических сигналов, измерение зафиксированных мгновенных значений сигналов и получение результатов измерений в двоичном коде, запоминание результатов измерений в блоке 23 памяти.

Таким образом, в резуаьтате выполненной регистрации в блске 23 памяти находится образ исследуемого процесса в виде массива мгно-. венных значений входных сигналов, снятых через заданные интервалы дискретизации.

До начала процесса регистрации программно задаются режимы регистрации в каждый блок 4 и 5 задания частоты дискретизации, Первый дешифратор 9 под воздействием управляющих сигналов машинной магистрали ввода

/ или вывода, поступающих на шину 11 управлений, дешифрирует адрес, поступающий с шины 10 адресов, и вырабатывает сигналы выбора первого

4 или второго 5 блоков задания частот дискретизации. Сигнал выбора разрешает работу второго дешифратора 47, который под действуем управляющих сигналов ввода или вывода вырабатывает сигналы управления отдельными функциональными узлами в зависимости от значений разрядов шины .10 адресов. ормирователь 49 поступлении на него выходного сигнала второго дешифратора 47 или сигнала готовности блока памяти 23 или

6

27 выдает ответный сигнал обмена по шине 8 управления с задержкой относительно сигналов обращения ввода или вывода.

Блоки 4 и 5 задания частот дискретизации обеспечивают два режима коммутации входных измерительных каналов: адресный, когда измеряются входные данные одного канала с программируемым числом дискретизаций, циклический с программируемым числом каналов в цикле и программируемым числом дискретизаций каждого канала, а также три режима регистра" ции: нормальный, когда регистрация производится после прихода сигналов г предварительного запуска ПП и пуска

П на одном или двух участках регистрации с программируемыми числом и интервалом дискретизаций, задержанный, когда после прихода сигналов предварительного пуска ПП и пуска П выполняется задержка начала регистрации, величина которой программируется, а затем регистрация входного сигнала на участке регистрации с программируемыми числом и интерва",ом дискретизаций, предпусковой, когда =ьгистрация начинается в момент прихода сигнала предваритель. ного пуска ПП и состоит из двух участков регистрации: предпусковом и послепусковом с программируемыми интервалом дискретизации для двух участков и числом дискретизаций на посгепусковом участке регистрации.

Число дискретизаций на предпусковом участке мо:<ет быть любым, в том числе превышающим количество результатов измерений, которс е может уместиться в блоке 23 памяти. В этом случае производится стирание самых "старых" результатов измерений и замена их новыми.

Вид режима регистрации и его параметры хранятся в регистре 42 программ и трех программируемых счетчиках 43-45. В них записывается информация с внутренней шины данных.

Приемопередатчики 22 или 26 обеспечивают связь между шиной 16. данных

ЭВМ и внутренней шиной данных, Сигналы зап,си в регис-,р и пр грамми„-;—

Ct . «4с I -1г;",1 выраl 1, ыаагI < г E)! ОДЬ11 дешифратором 47.

Регистр 42 программ определяет следующими параметры р .гис : ции:

1707546

10

20

30

40

50

< режим опроса датчиков, т.е. адресный, обеспечивающий измерение по од- ному каналу, и циклический> обеспечивающий измерение по группе каналов, вид выборки аналоговых входных сигналов (нормальная или конвейерная); код номера канала в адресном режиме или число каналов в цикле, режим регистрации предпусковой; режим регистрации задержанный, блочная запись, вид тактирования (внутреннее или внешнее)., Прс граммируемый счетчик 43 частоты служит для программной установки частоты дискретизации и работает в режиме делителя частоты.

Программируемый счетчик 44 задержки служит для программной установки задержки импульсов запуска относительно сигнала пуска.

Программируемый счетчик 45 числа дискретизаций слун<ит для программной установки числа дискретизаций на одном канале в адресном режиме и чис° ла дискретизаций на каждом канале в циклическом режиме.

После программирования устройство осуществляет процесс измерения и регистрации входных данных.

Для начала работа требуютоя сигналы предварительного пуска ПП и пуска П для обеспечения синхронизации ю процесса регистрации с исследуемым процессом. Блок 14 синхронизации обеспечивает формирование не только сигнала пуска, выполняемого вручную оператором или по программе от процессора, но и по внешнему аналоговому сигналу, в качестве которого используется один иэ входных измеряемых сигналов. По внешнему аналоговому сигналу пуск производится в момент пересечения аналоговым сигналом программно установленного уровня запуска на положительном и/иг.и отрицательном наклоне входного сигнала, Ц П 34, принимающий информацию r.. шины 16 данных, по сигналу записи, вырабатываемому первым дешифратором

9, выдает на вход компараторов 36, 37 аналоговый сигнал, величина коToDol в 3-".вис, <ости от входного Ко да на шим <6 данных программируется от. предельного положительного до предельного отрицательного значения.

Входной код orpep,еляется требуемым уровнем запуска и способом запуска.

На первый компаратор 36 подается входной сигнал «епел согласующии усилитель 38, а на второй компаратор 37через инвертирующий усилитель 39.

«ри равенстве входного аналогового сигнала и запрограммированного уровня запуска с выхода ЦАП 34 один из компараторов 36 и 37 формирует выходной сигнал, поступающий на вход первой схемы ИЛИ 40, на котсрую поступает также сигнал цифрового пуска, программируемого в регистре

35 способа запуска. Компар торы 36 и 37 управляются двумя сигналами

НСП и НС0, определяющими способ ла" пуска регистрации по аналоговому сигналу. Способ запуска программируется в рег< стре 35 способа запуска, в который информация записывается с шины 16 данных через ЗВИ по сигналу записи первого деыифратора 9. формирование сигнала пуска по аналоговому сигналу производится момент пересечения аналоговым сигналом уровня запуска в направлении нарастания, когда наклон cvríàëà положительный (НСП), или спадания, когда наклон сигнала отрицательный (HC0) .

Формирователь 72 предпуска воспринимает сигнал с выхода регистра

25 способа запуска, а формирователь

74 пуска — сигнал с выхода первой схемы ИЛИ 40 при наличии сигнала предпуска. Триггер 75 счета формирует сигнал счета по приходу первого тактового импульса генератора

41 тактовых импульсов ИГ при наличии сигнала пуска с вь!хода формирователя 74 пуска. По приходу следующего тактового импульса по=ле установления триггера 75 счета формирование сигнала ПП и П заканчивается.

В задержанном режиме регистрации на выходе регистра 42 программ ус" танавливается единичный сигнал признака - - Режим задержанный" и нулевой сигнал признака "Режим предпусковой", которые поступают на входы четвертого формирователя /О, В задержан- . ном режимв сигнал счета С4 с выхода триггера 75 счета проходит сразу чс. э. ч

"-. чст=.-- —:: < ".".1;.. «:.т" ь 70 на ь I -г

Г вход третsего формирова Гей,"< b6 ° ко торый формирует по нему сигнал Pl разрешения работы первого канала программируемого с <ет <ика 43 частоТ5

170754Ü

16 ты. В программируемом счетчике с выходе шестого формирователя 76 и внутренней шины данных программно сбросу триггера,75 счета, что сниустанавливается частота дискретиза- мает сигнал разрешения работы проции ИД 1 и ан работает 8 режиме де- граммируемого счетчика 44 задержки

5 лителя частоты. ° PO. Кроме того, второй выходной сигНа тактовый вход Т1 поступают так- нал шестого формирователя 76 постутовые импульсы с выхода второй груп- пает на вход программируемого счет пы схем И-ИЛИ 77. Она пропускает чика 45 числа дискретизаций P3Ä разлибо внутренние тактовые импульсы OT 1p решая его работу. В качестве тактогенератора 41 тактовых импульсов вых импульсов Т3 испсльзуются выходИГ, либо внешние тактовые импульсы ные импульсы дискретизации ИД1 про" по шине 6 внешнего тактирования в граммируемого счетчика 43 частоты. зависимости от вида тактировани 1, . После вь палнениы запрограммированного запрограммированного в регистре 42 15 числа дискретизаций на выходе пропрограмм. Внешнее тактирование ис- граммируемого счетчика 45 числа диспольэуется для привязки моментов кретиэаций появляется сигнал конца дискретизации аналогс вых сигналов программы КЯ, который поступает на или эапсминания цифровых сигна:oB к вход D триггера 69 регистрации, завнешнему опорному сигналу. На выходе 20 канчивая формирование сигнала реги программируемого счетчика 43 часто- страции РЕГ и. снимается сигнал разты получаются импульсы дискретиза- решения работы прс граммируемого счетции ИД1, следующие с частотой, рав- чика 45 числа дискретизации Р3. При ной частоте тактовых импульсов, де- появлении сигнала КН третий форми- ленной на запрограммированный коэф- 25 рователь 66 прекращает разрешение фициент деления. работы программируемого счетчика 43

В задержанном режиме регистрации частоты Р1 и прекращается выдача имшестой формирователь 76 разрешает пульсов дискретизации ИД1. прохождение импульсов дискретизации Импульсы дискретизации ИД1 прохоИД1 на выход пе вой гр ппы схемы 30 дят через . =Рвую группу схем И-ИЛИ

И-ИЛИ 61 и на вод рогпаммируемого 61 и затем вторую схему ИЛИ 60, обсчетчика 44 задержки в качестве так- разуя сигналы запуска АЦП 21 для товых импульсов Т2. В программируе- первого блока 4 задания частот дис° мом счетчике 44 задержки с внутрен- кретизации или счетчика 28 адреса ней шины данных программируешься за- 35 промежуточной памяти для второго держка запуска измерений NUl 21 блока 5 задания частот дискретизав первом блоке 4 задания частот дис- ци . Временная диаграмма работы в за- кретизации и начала счета счетчика держанном режиме приведена на фиг.8.

28 адреса прс межуточной памяти so - В заде)жанном режиме регистрации втором блоке 5 задания частот дискре 40 после прохода сигналов П, ПП выполтизации относительно сигнала пуска. няется задержка начала регистрации, Сигнал разрешения работы PO посту- а по ее окончании регистрация с запает с выхода пятого формирователя программированными числом дискрети73 после срабатывания тригrepa 75 заций и частотой дискретизации. Имсчета по приходу очередного тактово- 45 пульсы дискретизации, формируемые на .го импульса генератора 41 тактовых интервале задержки, не вызывают дисимпульсов ИГ. кретизацию входного сигнала, а исПосле поступления на вход програм- пользуются только для формирования мируемого счетчика 44 задержки v c определенной длительности участка ла импульсов дискретизации, опреде- 5р задержки. Последующие импульсы дисляющих запрограммированный интервал кретизации вызывают измерение входзадержки, на выходе программируемого ного сигнала. счетчика 44 задержки возникает импульс конца задержки К3, который про- В нормальном режиме регистрации колйт через четвертый формиров=-тель 5q предус атривается воз оыность Раоо|ы

70 на вход 5 триггера Ь9 регистра- с различной скорость д .скретиэации ции, уста устанавливая его в единичное на двух участках регистрации. состояние, одновременно это приво- В этом случае в программируемом дит к появлению сигнала на первом счетчике 44 задержки программируется

1707546 число дискретизаций с первой скоростью ИД1, в программируемом счетчике 45 числа дискретизаций - общее

1 число дискретизаций, интервал дискре. тизаций ИД1 - в первом канале про" граммируемого счетчика 43 частоты, а интервал дискретизации ИД2 — во втором канале. Отличие работы в этом режиме от предыдущего (эадержанного) заключается в следующем.

Триггер 69 регистрации в этом режиме устанавливается после установ" ления триггера 75 счета по приходу следующего тактового импульса ИГ генератора 41 тактовых импульсов. При появлении сигнала Гч с выхода триг" гера 75 счета разрешается работа первого канала программируемого счетчика

43 частоты, с выхода которого появляются импульсы дискретизации ИД1.

После того как выполнено запрограммированное число измерений со скоростью ИД1, выходной сигнал программируемого счетчика 44 задержки через 25 четвертый 70 и шестой 76 формирователи сбрась1вает триггер 75 счета и и запрещает работу первого канала программируемого счет -:ка 43 частоты,а через шестой формирователь 76 разре- З0 шает работу второго канала. На выходе °

Ю появляются имйульсы дискретизации

ИД2, т.е. происходит переключение скорости дискретизации.

При программировании ИД1 = ИД2 первого и е1орого каналов программируемого счетчика 43 частоты импульсы дискретизации в течение всего периода дискретизации, определяемого еди- ничным состоянием триггера 66 ре- 40 гистрации, будут идти равномерно с одинаковой скоростью.

В предпусковом режиме регистрации программируемый счет ик 44 задержки не используется. Установка триггера

69 регистрации происходит по сигналу предварительного пуска, который при наличии признака "Режим предпусковой" с выхода регистра 42 программ проходит через четвертый формирователь 70 на вход S. В программируемом счетчике 45 числа дискретизаций программируется число дискр»тизаций, выпал немых после пуска.

Pcs3p =riv1 v2 рты это о пrqo 4миру . маго счетчика РЗ усханавливастl jl no выходному сигналу триггера 75 счета, разрешение работы первого канала программируемого счетчика 43 частоты, где программируется интервал дискретизации до пуска производится по сигналу предварительного пуска ПП.

Если требуется изменить частоту дискретизации после пуска, используется второй канал программируемого счетчика 43 частоты.

Разрешение работы этого канала Р2

1 производится выходным си г налом три г 1. гера 75 счета, llpoxoðÿöèì через четвертый 70 и третий 66 формирователи.

B устройстве два режима коммутации входных измерительны:: сигналов: циклический и адресный. Под воздействием импульсов дискретизации, проходящих через первый вход второй схемы ИЛИ 60,производится запуск АЦП

21 в блоке 12 измерения аналоговых сигналов, который после окончания преобразования выдает сигнал готовности Г1. Этот сигнал поступает на первый вход первого формирователя 62, на выходе которого формируетсл сигнал записи, сбрасываемый ответным сигналом готовности блока 12. Выходной сигнал этого формирователя поступает на вход С триггера 56 измеренил., На вход S этого триггера поступает импульс дискретизации ; Д1 и устанавливает его в единичное :oc-,"яние. На вход Д этого триггера поступает сигнал признака "Режим циклический" (РЦ) с выхода регистра 42 программ. В адресном режиме этот сигнал равен О, и сигнал ЗБ своим задним фронтом возвращает триггер 56 иэме! рения в исходное нулевое состояние.

На запуск АЦП 21 по второму входу второй схемы ИЛИ 60 проходят также импульсы ЗБ. С выхода первого фор мирователя 62 они проходят на вход второго формирователя 65, где задерживается и стробируются выходным сигналом -.Dèããeðà 56 измерения. В адресном режиме сигнал РЦ равен 0 и сигнал ЗБ, поступающий на вход С этого триггера, возвращает его в нулевое состолни», поэтому задержанные сигналы ЗБ не прс ходят на выход второго формирователя 65 и в адресном режиме запуска АЦП 21 осуществляется только импульсами дискретизации:по первому входу второй схемы 60 ИЛИ, При работе в адресном режиме по ках1до:1у импульсу дискретиээц .н ф:. имируется один импульс запуска АЦП

21-ЗП,. по которому прои:-водится измерение. формирование следующих им1707546

19 пульсов ЗП в количестве, равном заданному числу дискретизаций, произ-, водится с периодом, запрограммированным в программируемом счетчике 43 частоты

Выходной сигнал триггера 56 измерения поступает в первом блоке 4 задания частот дискретизации на вход чтения АЦП 21, чтобы его выходная информация могла быть записана в первый блок 23 памяти.

Номер канала в адресном режиме программируется в регистре 42 программ четырьмя разрядами. Эти сигналы поступают на информационные входы счетчика 51 номера канала. ila один, вход четвертой схемы И 59 поступают импульсы ИД, на второй вход - признак адресного режима, являющийс» инверсией сигнала РЦ, с выхода инвертора 55. В адресном режиме импульсы ИД проходят на выход четвертой схемы

И 59 и вход записи счетчика 51 но- мера .канала и номер канала записыва- 25 ется в него параллельной записью. С выходов счетчика 51 номера канала номер канала в виде кода поступает на адресные входи комм таторов 18, 0 для первого блока 4 задания час- 30 тот дискретизаций или адресные входы чтения промежуточной памяти 25 пля второго блока 5 задания частот дискретиэацИи.

В циклическом режиме разряды номе- 35 ра канала регистра 42 программ служат для программированиг, числа каналов в цикле. Прохождение сигнала ИД на вход записи с .етчика 51 номера канала заблокировано четвертой схе- 40 мой И 59, и параллельная запись не производится. По сигналу ИД производится начальная установка счетчика

51 номера канала по входу сбрсса выходным сигналсм третьей. схемы И 57. 45

Затем в циклическом режиме сигналы

ЗБ с выхода второй схемы И 54 поступают на счетный вход счетчика 51 номера канала, наращивая его адрес на единицу. С выходов этого счетчика код адреса псстуг:ает на входы мультиплексора 52 сброса, работа которого разрешена только в циклическом режиме. В зависимости от запрограммированного числа кзн ") в цикГ на выходе мультиглаксора 52 сброса появится сигнал после появления сигнала последнего номера канала в цикле, о

Выходной сигнал этого мультиплексора сбрасывает триггер 56 измерения по входу R. В отличие от адресного режима на входе этого триггера единичный сигнал, поэтому после установки триггера по входу S сигналом

ИД в единичное состояние сигнал ЗБ, поступающий на вход С, оставляет его в этом состоянии, сброс триггера производится только по входу R. Едикичный выходной сигнал триггера 56измерения пропускает на запуск АЦП

21 через второй формирователь 65 все сигналы с выхода первого формирователя 62.

-При работе в циклическом режиме коммутации по каждому импульс» дискретизации ИД формируется N< импуль" сов измерения, где N — число каналов в цикл», с периодом, равным длительности измерения.

В процессе регистрации в циклическом режиме для каждого канала будет, выполнено число дискретизаций, за- данных в программируемом счетчике

45 числа дискретизаций.

Для увеличения быстродействия при регистрации аналоговых входных сигналов возможно использование конвейерной выборки блоков выборки 17 и хранения 19 (ВХ).

Все аналоговые входы каждого блока 12 измерения аналоговых сигналов разбиты на две группы.

Первая и вторая группы аналоговых входов содержат по восемь каналов каждая. Два многоканальных блока (ВХ) 17 и 19 представляют собой многоканальные устройства, кажлое из которых состоит из восьми блоков BX и управляется раздельными сигналами разрешения хранения РХ1 и РХ2, при подаче на вход блока BX сигнала РХ1 или РХ2 обеспечивается запоминание мгновенного значения измеряемого сигнала соответствующим блоком ВХ

17 19. Два коммутатора 18 и 20 с объединенными выходами соединяют со входом АЦП 21 аналоговые сигналы, зафиксированные в блоках ВХ 17 и 19, Переключение каналов в обоих коммутатор-х производится трехразряпным код,:1 номера канала, Формируемым счет .Ико . 5 ..".о:1е„"а канала, а разрешение работы каждого коммутатсра производится соответствующими сиг-. налами управления У1 и У2.

1707546

При конвейерной выборке (Bl(=1) две группы аналоговых входов 1 и 2 объединяются, каждый датчик подклю5 чается на входы двух блоков ВХ 17 и

19 и. число входных измерительных каналов сокращается в два раза до восьми, На обоих выходах мультипггексора

10 50 управления коммутатором устанав« ливаются сдиничнье сигналы и триг-. гер 58 управления на,инает работать в счетном режиме, сигналы на его выходах Уl и У2 находгтся в противофазах, т.е. коммутаторы 18 и 20 вь1бираются поочередно. На оба выхода мультиплексора 53 управления

УВХ проходят выходные сигналы триггера 58 угравления и сигналы РХ1 и

РХ2 изменяются в соответствии с сйгналам1л Уl и У2 и находятся также в противофазе. В режиме хранения находится один из блоков BX 17 и 19, включенный на вход выбранного ксм-. лутатора, другое находится в режиме выборки.

В момент фиксации значений вход" ных сигналов один из блоков ВХ перехддит в режим хоанения, а другои—

ЗО в режи1л выборки, Выходы блоков ВХ, находящихся в режиме хранения, последовательно спрашиваются соответствующим коммутатором и измеряются

AL,П 21, в течение восьми циклов

1 преобразования.

После окончания и=-мерений может быть произведена фиксация следующих значений входных сигналов по этим же каналам, т.е. время выборки бло40 ка ВХ исключается из интервала времени измерения входного сигнала.

При работе с нормальной выборкой измеряемых входных сигналов подклю чаются на вход каждого из восьми каналов блоков ВХ 17 и 19. Сигналы управления коммутаторами Уl и У2 формируются триггером 58 управления, а разрешения В) ., РХ1 и РХ2 - мультиплексором 53 управления ВХ.

На входы управления мультиплексора 50 управления коммутатором поступают сигналы "Режим циклический" (РЦ) и "Выборка конвейерная" (Bl() с выходов регистра 42 прс грамм на информационные входы - выходы номера канала регистра 42 программ и сигналы от шин питания таки1л образо>л, что если запрограммирован режим циклический и выборка нормальная (РЦ=l, РЦ=О), на первом выходе мультиплексора 50 управления коммутатором устанавливается нулевой сигнал, а на втором - единичный, но тольк1 в том случае, если число каналов в цикле не превышает восемь. Выходные сигналы мультиплексора 50 управления коммутатором поступают на входы К и 1 триггера 58 управления, на выходах которого при поступлении на вход С импульсов дискретизации устанавливается единичный сигнал на первом выходе и нулевой на втором, т.е. выбирается первый коммутатор 18.

Если число каналов в цикле 16, то с нулевого до восьмого канала работает первый коммутатор 18, при переходе на восьмой канал триггер

58 упра .ления перебрасывается в исходное состояние, т.е. выбирается второй коммутатор 20. Мультиплексор

53 управления управляется сигналом

ВК и если выборка нормальная, на оба вь:хода мультиплексора 53 управления проходит сигнал триггера

56 измерения и под воздействием сиг налов РХ1=РХ2 оба блока ВХ 17 и 19 работают синхронно. После перевода обоих блоков BX 17 и 19 в режим хранения РХ1=РХ2=1 производится последовательное измерение входных си налов по всем каналам, кс лмутирующим коммутаторами 18, 20 в течение

l6 ц1лкг-,в ", р=;.:ов-".1- .ия. После выполне .,1я из>лерен1.й по всем каналам оба блока BX 17, 19 переводятся в режим выборки путем подачи сигналов

PX1PX?=0. Временная диаграмма рля случая 16 каналов в цикле и нор-, Н 11иГ мдльнои вы ор ки

Если запрограммирован режим работы адресный и выборка нормальная

45 (РЦ=О, ВК=-0) на первом выходе муль" тиллексора 50 угравления коммутатором устанавливается нулевой сигнал, а на втором - единичный. Если номер выбранного канала меньше восьми, раг- 50 ботает первый коммутатор 18, если номер канала больше восьми, работает второй коммутатор 20. Мультиплексор

53 управления блоко1л ВХ, как « a цикл . 1е;,1 ре,, 1;е с н -рма.-,,:.о, вг,ор55 êîè, !1ропускает на,",ыход . c1;гh.== -1 триггера 56 измерения (РХ=РХ2), i оба блока BX 17 и 19 работают синхронно. Временная диграмма пр ведена на фиг.13. г

23 17075

Если запрограммиоованы адресный режим работы и конвейерная выборка (РЦ 1, ВК=1), то работа происходит аналогично циклическому режиму с. кон- 5 вейерной выборкой.

В системе предусмотрены расширен-! ные возможности использования бло. ка памяти, Сигналы записи ЗБ на вход записи 10 блока памяти 23 или 27 проходят с выхода третьей схемы ИЛИ 63, обеспечивая воэможность записи .не тслько результатов измерения АЦП 21 в первом блоке 4 задания частот дискретизации или данных промежуточной памяти 25 во втораи-блоке 5 зад;-ния часб тот дискретизации, но и возможность обращения и записи данных, хранящихся в памяти, например, результатов обработки измерений. В этом случае сигнал записи поступает на второй вход третьей схемы ИЛИ 63, при этом выдаются соответствующие сигналы управления на приемогередатчики 22 25 или 26 с выхода второго дешифратора

47 и инверсного выхода триггера 56 измерений, которые при отсутствии hpoцесса измерений в системе разрешают передачу данных с шины 16 данных ЭВМ З0 на вход блока 23 или 27 памяти.

Соответственно предусмотрена выдача адрес.а блоков 23 или 27 памяти. либо от счетчика 64 адреса, либо непосредственно с шины 10 адресов ЭВЙ с помощью мультиплексора 48 адреса.

При записи результатов измерений сигнал ЗБ с выхода первого формирова, теля 61 поступает на счетный вход с четчика. 64 адреса. В исходное нулевое состояние счетчика 64 адреса блока памяти устанавливается сигналом предварительного пуска с выхода

I седьмой схемы И 71, где стробируется сигналом блочной записи с выхода ре- 4 гистра 42 программ, котсрый запрещает сброс.

Выходной код счетчика 64 адреса поступает на первые входы мультиплексора 48 адреса, а с его выхода - на адресные входы блоков 23 или 27 памяти. На вторые входы поступает адрес непосредственно с шины 10 адресов

ЭВМ. Упр; вление направлением передачи мультиплексора 48 адреса осуществляется выходным управляющим сиг- алом второго дешифратора 47.

Число измерений в адресном или циклическом режимах программируется и

24 к может быть меньше полного объема памяти. Предусматривается возможность использования оставшейся свободной части памяти для хранения результатов следующей серии измерений или, например, результатов обработки. Для этого в регистр 42 программ записывается режим "Блочная запись", который запрещает сброс счетчика 64 адреса по сигналу предварительного пуска очередной серии измерений иосуществляется их запись в оставшуюся свободн ю часть памяти. Если производится запись данных, адрес с выхода счетчика 64 адреса может быть прочитан и произведена запись с начального адреса свободной зоны памяти. Адрес с выхода счетчика 64 адреса поступает на вход вентилей

46 адреса, с выхода которого он выходит на внутреннюю магистраль данных при наличии управляющего сигнала с выхода второго дешифратора 47, проходящего через шестую схему И 68; где стробируется сигналом отсутствия измерений с инверсного выхода триггера 56 измерений.

После записи измеренной входной аналс говои или цифровой информации производится ее чтение в программном обмене с ЭВМ. Кроме того, предусмотрена работа в режиме прерывания - по инициативе самого устройства с выдачей сигнала по шине 7 прерываний.

Возможны три вида прерываний: прерывание по концу каждого измерения, сигналом прерывания является готовность АЦП 21 в первом блоке 4 задания частот дискретизации или счетчика 28 промежуточной памяти во втором блоке 5 задания частот дискретизации используетсл в адресном и циклическом режимах, прс рывание по концу цикла коммутации на выбранной группе каналов, сигналом прерывания является выходной сигнал триггера 56 измерений, используется в циклическом режиме, прерывание по концу запрограммированного числа дискретизаций, сигналом прерывания является сигнал конца программы, используетгя в адресном и циклическом режимах.

Сигнал uà.æë (!Ь) rðàäc гавляе г собой управляющий сигнал с вьхода второго дешифратора 47, проходящий через пятую схему И 64, где строби25

170

10 руется сигналом отсутствия измерений с инверсного выхода триггера 53 измерений, С выхода пятой схемы И 67 сигнал ЧБ поступает на вход чтения блока 23 или 27 памяти.

Система обеспечивает регистрацию как аналоговых, так и цифровых входных сигналов от одинаковых блоков

4 и 5 задания частот дйскретизации„

Для регистрации входных цифровых сигналов используется блок 13 регистрации цифровых сигналов (фиг.3) и блок 5 задания частот дискретизации, аналогичный блоку 4 (фиг.5).

Третья группа входов 3 системы предназначена для регистрации цифровых входных сигналов.

При поступлении сигнала ЗП от блока 5 задания частот дискретизации

° на вход с второго триггера 33 на его выходе устанавливается единичный уровень напряжения. По переднему Фронту импульса ИГ с выхода генератора 41 тактовых импульсов, частота которых, превышает частоту измерений, на выходе первого триггера 32 устанавливается единичный уровень напряжения и тем самым разрешается прохождение импульса сброса -,ерез первую схему И 3 на =четчик 20 адреса промежуточной памяти. Одновременно сбрасывается второй триггер 33.

По переднему фронту каждого следующего импульса ИГ сбрасыеается первый триггер 32 и импульсы ИГ через схему 29 НЕ-И воздействуют на счетный вход счетчика 28 адреса промежуточной памяти и через схему задержки 30 на вход записи промежуточной памяти 25. При этом выходы счетчика 28 адреса промежуточной памяти выставляют адрес ячейки промежуточ" ной памяти 25 и управляют мультиплексором 24 цифровых входов.

Таким образом, за промежуток времени T равный

N „= (t „„+ t ц> где NK — число каналов

«время задержки в мультимп плексоре — время записи в промежуточЗяп ную память происходит запись с тактовой частотой цифрового сигнала lo каналам в промежуточную память 25. По окончании записи выдается сигнал готовности Г1, который воспринимается

7546 блоком 5 задания частот дискретизации.

llo сигналу готовности Г1 блок 5 йроизводит передачу содержимого промежуточной памяти 25 в блок памяти 27 и выдает следующий сигнал запуска ЗП.

Динамическая погрешность представ" яет собой погрешность датирования, связанную с недостаточной временной привязкой начала регистрации несколь-, ких входных цифровых сигналов к единому моменту времени.

Погрешность датировсния регистра15 ции цифровых сигналов:

Nê(Úll+ t „) > где t — время записи в память. п

Уменьшение погрешности датирования

20 достигается за счет уменьшения вре" мени t, так как промежуточная па п мять может быть построена на интегральных микросхемах быстродействую25 щей памяти; имеющих существен.<о бо>. лее высокое быстродействие, чем блок памяти, основным требованием к которому является большой объем памяти.

Поэтому t „„„(t

30 Предусмотрен вывод инфориацио ного массива в виде графиков на экран графического индикатора или на графопостроитель с использование)л блока 15

-- отображения (Фиг.6).

Первый дешифратор 9 при соответ" ствуюц>ем адресе-на шине 10 адрессв

ЭВИ и наличии управляющих сигналов вырабатывает сигнал выбора блока 15

40 отображения, который разрешает работу третьего дешифратора 78.

Третий дешифратор 78 под воздей- ствием управляюцих сигналов ввода или вывода вырабатывает сигналы уп45 равления отдельными Функциональными узлами. Второй Формирователь 82 от вета при наличии обращения к блоку ,15 воспринимает выхсдной сигнал третьего дешифратора и выдает ответ50 ный сигнал обмена с ЭВИ по шине - 8 . управления с задержкой относительно сигналсв обращения ввода или вывода, ответный сигнал выдается также по сигналу готовности третьего блока

0 памяти,постугающему На второй вход

55 — г».> 1;,, > .;т> >я 2 ответ» ° ан

G > о> нь>е Qпppделяю .> °: vеY." "!

15 с графическим индикаторам или .графопостроителем запоминаются и хпа27 . 170754 нятся в регистре 83 команд, Данные записываются в него под воздействием

I сигнала записи, вырабатываемого третьим дешифратором 78. В регистр 83 команд данные записые.аются с внут.ренней магистрали через третий приемопередатчик 87, обеспечивающий связь с шиной 16 данных ЭВМ, Сигналы управления приемопередатчиком 87 так- 1ð же вырабатйваются третьим дешифратором 78.

Запись данных в третий блок 80 памяти производится через внутреннюю магистраль под воздействием управляющего сигнала с выхода третьего дешифратора 78. Адрес блока 80 памя-ти, куда записываются данные, выстав- ляет второй мультиплексор 79 адреса.

Управляющий сигнал направления пе- 20 редачи вырабатывается четвертой схемой ИЛИ 86 при наличии сигналов ввода или вывода от ЭВМ. В этом случае адрес ячейки блока 80 памяти выводится с шины 10 адресов ЭВМ. В системе предусмотрен режим автоматического вывода графика на экран графического индикатора. В регистр 83 команд записыеается признак этого режима. Фазовый генератор 88 формирует импульсы 30 цикла индикации, поступающие на вход седьмого формировател 81. Этот формирователь обеспечивает последовательное чтение ячеек блока 80 памяти и в каждом цикле индикации выдает сигнал чтения и конца цикла, а дешифратор 78 при наличии признака этогс режима, наличии сигнала..готовности и отсутl ствии сигнала конца цикла вырабатывает сигнал записи в регистр 85 40 координаты Y. В-результате в регистре 85 запоминается значение координаты Y из той ячейки памяти блока

80 памяти, адрес которого устанавливает счетчик 84 координаты X через 4S мультиплексор 79 адреса. Одновременно из счетчика 84 координаты X данные поступают на вход второго ЦАП

89, а данные с выхода регистра 83 координаты Y — на вход третьего ЦАП 90, 50 и преобразованные в аналоговый сигнал напряжения выдаются на входы коорд .нат X u Y графического индикатсрз. НапрГ ге-i,, c, Опары i,:i; 39 90 поступает с выхода источника 91 опорно- 5 го напряжения. В конце каждого цикла б индикации седьмой формирователь 81 вырабатывает соответствующий сигнал, поступающий на счетный вхои счетчи6 28 ка 84 координаты Х, инкрементируя адрес блока 80 памяти, происходит последовательное чтение ячеек блока 80 памяти и ча экран индикатора выводится в виде графика данных.

При работе с графопостроителе.м в регистре 83 команд программно записывается признак работы с графопостроителем. В этом случае открывается ключ 92, подключающий выходы ЦАП

89 и 90 к входам координаты X u Y графопостроителя. В счетчик 84 координаты Х выходным сигналом третьего дешифратора, 78 записывается адрес ячейки блока 80 памяти через третий приемопередатчик 87, à s --регистр 85 координаты выходным сигналом третьего дешифратора 78 записывается содержимое ячейки блока

80 памяти, адрес которой поступает из счетчика 84 координаты X. ЦАП 89 и 90 выдают постоянное напряжение на входы координат Х и 7 1-рафопостроителя . Подъем пера в графопостроителе осуществляется по команде, записанной в регистр 83 команд.

Этот сигнал с выхода регистра 83 поступа .т на ключ 93 и через усилитель 94 мощности управляет подъемом пера в графопостроителе.

Формула изобретения

1. Многоканальная система измер зния и регистрации, .содержащая и первых и п вторых блоков задания частот дискретизации по числу групп аналоговых,и цифровых входов, дешифратор, первая группа входов которого соединена с шиной адресов, вторая группа входов с входной шиной управления, а 2и выходов соединены с и входами записи первых и вторых блоков задания частот дискретизации, и блоков измерения аналогсвых сигналов, каждый иэ которых содержит аналого-цифровой преобразователь, информационные выходы которых соединены с информационными входами выходами первого буферного запоминающего блока, блок синхронизации, содержащий генератор тактовых ими;льсоз, а т л и ч а м щ а я с я тем, что, с целью расширения gункциональных возможностей, уменьшения динамической погрешности и повышения быстродействия при регистрации аналоговых сигналов и чменьшенил погреш170754Ь 30

35 ности при регистрации цифровых сигналов, в нее введены и блоков регисрации цифровых сигналов и блок отображения, информационные входы которых соединены с информационными входами блоков измерения аналоговых сигналов и блока синхронизации и шиной данных, причем в каждый из и блоков измерения айалоговых сигналов введены два после -10 довательно соединенных блока выборки и хранения и ко мутатора, входы которых соединсны с первой и второй группами аналоговых входных сигналов, и первый приемопередатчик, при этом выходы первого и второго коммутаторов соединены между собой и с информационным входом аналого-цифрового преобразователя, первая группа входов-выходов первого приемопередатчика соединена с шиной данных, а вторая с информационными входамивыходами первого буферного запоминающего блока и информационными выхо1дами аналс го-цифрового преобразователя, в каждый из п блоков регистрации цифровых сигналов введены мультиплексор цифровых входов, входы

;которого соединены с цифровыми входаии системы-, промежуточная память, - 30 информационные входы которой соединены с информационными выходами мультиплексора цифровых входов, второй приемопередатчик, второй буферный запоминающий блок, счетчик адреса промежуто:ной памяти, схема HE-И,,схема задержки, схема И, два триггера, причем первая группа входов-вы ходов второго приемопередатчика сое- динена с шиной данных, вторая группа 40 входов-выходов соединена с информа.ционными выходами промежуточной па" мяти и информационными входаии-выходами второго буферно-запоминающего блока, управляющие входы мульти- 45 плексора цифровых входов соединейы с адресныии входами записи промежуточной памяти и соединены с первой группой выходов счетчика адреса промежуточной памяти, второй выход которого соединен с первым входом схемы НЕ-И, выход которой соединен со счетным входом счетчика адреса промежуточной памяти и входом схемы задор::,.:, -.х:, которой сп д..нсн с

ВхОдОм записи промежуточнэ! ..!1яти, 1

1 второй вход схемы НЕ-И соединен ! с первым входом первой схемы И, выхо

-дом генератора тактовых иипульсов блока синхронизации и С-входом llQpBQco триггера, инверсный выход которого соединен с R-входом втпрогс триггера, выход которого соединен с

9-входом первого триггера, прямои выход которогс соединен с вторым входом первой схемы И, выход первой схемы И соединен с входом сброса счетчика адреса промежуточной памяти, 2. Система по п.1, о т л v u а— ю щ а я с я тем, что в блок синхронизации введены цифроаналог-.вый преобразователь и регистр запуска, информ-.öèoííûå входы которых соединены с шиной данных, а вхсды записи - с 2n+1 и 2п+2 выходами первого дешифратора, два компаратора, два усилителя и схема ИЛИ, при этси первый выход регистра запуска соединен с первым входом перв:ro компаратора, второй выход - с первь:м входом второго коипаратора, вторые входы первого и второго компа-: раторов соединены с выходом цифроаналогового преобразователя, третий вход первого компаратора соединен с выходом согласующего усилителя, третий вход второго компаратора - C выходом инвертирующего усили-.еля, входы усилителей соединены с одним из аналоговых вхсдов, выходы первого и второго компараторов ссединены с первым и вторыи входами первой схемы ИЛИ, третий вход которой соеди"нен с третьим выходом регистра способа запуска.

3. Система по п. 1,.о т л и ч а ющ а я с я тем, что блок задания частот дискретизации содержи1 регистр программы, счетчик номера канала, счетчик адреса буферно-запоминающего блока, второй дешифратор, шесть схем И, две схемы ИЛИ, инвертор,три программируемых счетчика, четыре мультиплексора, четыре триггера, две группы схем И-ИЛИ, формирователь ответа, вентили адреса, последовательно соединенные со счетчиком адреса буферно-запоминающего блока и восемь формирователей, причем информационные входы р гистра прс грамм, трех программируемых счетчиков и выходы вентилей алроса соед; Мены с .торой групппй вхпгпв-выхпдп» и".ð с -о или второго приемопередатчиков блока измерения аналоговых сигналов или регистрации цифровых сигналов, а

33 1707546 . . 32 входы записи регистра грограмм, трех программируемых счетчиков соединены с первым, вторым, третьим и четвертым выходами второго дешифратора, первая группа входов которого соединена с шиной адресов и первой группой входов мультиплексора адреса буфернозапоминающего блока, вторая группа входов-выходов второго дешифратора соединена с входной шиной угравления, третий вход .- с одним из 1п выходов первого дешифратора в первом блоке задания частот дискретизации и одним из 2п выходов этого дешифратора во втором блбке адания частот дискретизации, пятый выход второго дешифратора соединен с первым входси формирователя ответа, выход которсго соединен с выходной шиной управления, первая группа выходсв регистра программ соединена с первой группой входов мультиплексора управления коммутатором, счетчика номера канала и мультиплексора сброса, второй выход 25 регистра программ соединен с вторым входом мультиплексора управления коммутатором, первым входом мультиплексора управления блошка выборки и хранения, третий выход регистра программы соединен с третьим входом. мультиплексора управления коммутатором, входом управления мультиплексора сброса, первым входом второй схемы И, входом инвертора, D-входом . триггера измерен,я и первым входом третьей схемы И, четвертый и пятый входы мультиплексора управления коммутатором подключены к шинам питания, а его первь:й и второй выходы - к К- 4р и I-входам триггера управления, прямой и инверсный выходы которого соединены с вторым и третьим входами мультиплексора управления блока выборки и хранения и в первом блоке за- 45 дания .частот дискретизации с входами управления первого и второго коммутаторов, выходы мультиплексора управления блока выборки и хранения соединены в первом блоке задания частот дискретизации с входами первого и второго блоков выборки и хранения, выходы счетчика номера канага соединены с информационным ° входами мультиплексора сброса и в первом блоке задания частот дискретизации с адрес. ными входами коммутаторов, а во втором блоке задания частот дискретизации с адресными входами чтения промежуточной памяти, выход инвертора соединен с первым входом четвер" той схемы И, второй вход которой соединен с S-входом триггера измерения, С-входом триггера управления, вторым входом третьей схемы И, первым входом второй схемы ИЛИ и первым выходом пер вой группы схем И-ИЛИ, выход мультиплексора сброса соединен с R-входом триггера измерения, С-вход которого соединен с вторым входом второй схемы И, с первым выходом первого формирователя, первым входгм третьей схемы ИЛИ и счетным входом счетчика адреса буферного запоминающего блока, первый вход первого формирователя соединен с шиной прерываний. и в первом блоке задания частот дискретизации с выходом готовности аналого-цифрового преобразователя, а во втором блоке задания частот дискретизации- с вторым выходом счетчика адреса промежуточной памяти, второй вход первого формирователя соединен с вторым входом формирователя ответа и выходом готовности первого или второгс буферно-запоминающего блока для первого или второго блоков задания часстот дискретизации соответственно, ход третьей схемы ИЛИ соединен с входом записи первого или второго буферного запоминающегс блока для первого или второго блоков задания час тот дискретизации соответственно, счетный вход счетчика номера канала соединен с выходом второй схемы И, вход записи - с выходом четвертой схемы И, а вход сброса - с выходом третьей схемы И, прямой выход триггера измерения соединен с четвертым входом мультиплексора управления блока выборки и хранения, с первым входом второго формирователя, первым входом третьего формирователя, .шиной прерываний и с входом чтения аналого-цифрового преобразователя для первого блока задания частот

-дискретизации или с входом чтения промежуточной памяти для вторс го блока задания частот дискретизации, второй вход второго формирователя соединен с вторым выходом первого формирователя, первый вход пятой схемы И соединен с шестым выходом второго дешифратора, седьмой выход которого соединен с ях д м управления мультиплексора адреса буфернозапоминающего блока, воск бй вы33 170/5М ход - с первым входом управления первого или второго приемопередатчиков для первогс или второго блока задания частот дискретизации соответственно; девятый выход - с первым входом шестой схемы И, второй вход которой соединен с инверсным выходом триггера измерений, вторым входом пятой схемы И, С-входом триггера регистрации и вторым входом управления первого или второго приемопередатчиков, а выход шестой схемы И - с входом управления вентилей адреса, десятый выход второго дешифратора соединен с вторым входом третьей схемы ИЛИ, выход пятой схемы И соединен с входом чтения первого или второго буфернозапоминающего блока для первого или второго блоков задания частот дискретизации соответственно, выход второго формирователя соединен с вторым входом второй схемы ИЛИ, выход которой соединен с входом запуска аналого-цифрового преобразователя для первого блока задания час тот дискретизации или С-входом второго триггера для второгс блока задания частст дискретизации, S-вход триггера регистрации соедине . с пс;р выМ выходом Четвертого Формировате .ля, первые два входа которого соединены с четвертым и пустым выхолами регистра программ, третий вход - с выходом программируемогс счетчика задержки, четвертый вход - с первым входом седьмой схемы И, первым входом Формирователя предпуска и четвертым гыходом регистра способа запуска блока синхронизации, пятый вход - с входом разрешения программируемого счетчика задержки и выходом пятого формирователя, шестой вход - с вторым входом формирователя предпуска, первыми входами пятого формирователя и Формирователя пуска и вь хором триггера сиета, D-вхол триггера регистрации сое- динен с вторым входом третьего формирователя, первым входом шестого формирователя, выходом программируемого счетчика числа дискретизаций и шиной прерываний, третий вход третьего дормирователя coeäê |åí с вторым выходом четае,;о о форм,"., 3 вателя, второй a>,oä шестого формирователя соединен с третьим выходом четвертого формирователя, третии ( вход - с выходом триггера регистрации первым входом первой группы схем l)-ИЛИ, второй и третий входы которой соединены с первым и вто5 рым выхода, и про!-раммируемого счетчика частоты, четвертый вход - с первым выходом шестого Формирователя и входом разрешения второгс канала

10 программируемого счетчика частоты, вход разрешения первого канала которого соединен с выходом третьего. формирователя, второй выход первой группы схем И-ИЛИ соединен с так15 товЬми входами программируемых счет .иков задер> ки и числа дискретизации, второй выход шестого

20 с B.-входом триггера счета, С-вход .которого соединен с вторым входом формирователя пуска, третьим входом формирователя предпуска, пер-ИЛ

25 вым входом второй группы схем И-ИЛ l и выходом генератора тактовых импульсов, второй вход пятого Формироватсля соединен с тактовыми входами первого и второго каналов программируемого счетчика частоты и в. хо"

30 дом в l-орой группы схем И- ИЛЬ, вто,..., вход которой сосдинен с седьмым выходом регистра прс грамм, а третий вход — с шиной внешнегo тактирования I-вход триггера счета соади-, 3

Э нен с выходом Формирователя пуска, третий вход которого соединен с выходом первой схемы ИЛИ блс ка синхронизации, э четвертый - с выходом формирователя предпуска, второй зход ,40 седьмой схемы И соединен с шестым в выходом регистра программ, а ее выход.с входом установки счетчика адрес —. буферно-запоминающего блока, выходы

45 счетчика адреса буферно-запоминающе"

ro блока соединены с второй группой входов мультип,elcopa адрс-.са буферно-запоминающего блока, выходь, которого соединены с адресными входами первого или второго буферно50 загоминающего блока для первого или второго блоков задания частот дискретизации соответственно.

4. Система по и. 1, о т л и ч ающ а я с я тем, что блок аналоговогo вывода содержит трет:;й j;(шифратор, второй нуль Tлплекспп Räреса иу

Ферно-запоминающего блока, третий ..буферно-запоминающий блок, седьмой

3707546 36 формирователь, второн Формирователь ответа, регистр команд, счетчик координаты Х, регистр координаты Y четвертую схему ИЛИ, третий приемопередатчик, фазовый генератор, два цифроаналоговых преобразователя, источник опорного напряжения, два ключа и усилитель мощности, причем первая группа входов третьего дешифратора соединена с входной шиной управления, вторая группа входов - с шиной адресов и перв и группой входов второго мультиплексора адреса . буферно-запоминающего блока, третий вход - с 2n+3 выходом первого дешифратора, четвертый вход с выходом третьего буфсрно-запсминающего блока и первыми входами седьмого формирователя и второго формирователя ответа, пятый вход - с вторым входом седьмого формирователя и первым выходом регистра команд, шестой вход - с пер-вым выходом седьмого формирователя и счетным входом счетчика координаты Х, первые три выхода третьего дешифратора соединены с входами записи регистра команд, счетчика координаты Х, регистра координаты У, четвертый выход соединен с вторым вхсдом второго формирователя отве-.а, выход ко.торого соединен с выходной шиной управления, пятый вход - с первым yriравляющим входом третьего буфернозапоминающего блока и первым входом четвертой схемы ИЛИ, шестой выход— с первым входом третьего приемопередатчика, седьмой - с вторым входом четвертой схемы ИЛИ, третьим входом седьмого формирователя и вторым входом третьего приемопередатчика, первая группа входов-выходов которого соединена с шино" данных, а вто5 рая группа входов-выходов — с информационными входами регистра команд, счетчика координаты Х, регистра координаты Y и группой входов-выходов третьего буферно-запоминающего блока, адресные входы которого соединены с выходами второго мультиплексора

t адре сс1 буферно-запоминающего блока, второй управляющий вход третьего буферно-запоминающего блока соединен с вторым выходом седьмого Формирователя, четвертый вход которого соединен с выходом Фазового генератора, выход четвертой схемы ИЛИ соединен с управляющим входом второго мультиплексора адреса буферно-запоминающего блока, вторая группа входов кото- рого соединена с информационными выходами счетчика ксординаты Х и входами второго цифроаналогового npeo6pa"

25 зователя, вход опоры ксторого соединен с входом опоры третьего цифро" аналогового преобразователя и выходом источника опорного напряжения, входы третьего цифроаналогового преобразо30 вателя соединены с выходами регистра координаты Y выходы первого i4 ВТирого цифроаналоговых преобразователей соединены с первыми двумя входами первого ключа, третий вход кото35 рого соединен с вторым выходом регистра команд, третий выход которого соединен с входом второго ключа, последовательно соединенного с усилителем мощности.

1707546

ФаГ Г

И07546

ЯУЭШПО(unouododa p

Ednuounpun

5иолаьgudz у

17С7546

Р

Ел to

° ©цг. 7

ИГ

Я

Сч, P)

Р3

Hgl,uË

КЛ

&г. РЗ

Ю

3П Ьг.8

AD

ПП

-П

CY

Pl

Р0

ИД,Т2,U

КЗ

Юг

КП

Рг

РЗ

3ll g=lg О О

ФО У

ИГ л/цЩдй1ЛЛЛЛПЛЗЦ\ПШШ.

И

CV

Р1

HAl,7273

Рея

РЗ

ЮП

gn . . иа 70

Ф

ИМ

МЫБШйЙБУЛГ 1ШЫЫЙПЯШ3

У

Зб

Pxj

РХ2

I !

170754б

ИЯ

"0"

У1 Редактор Н.Лазаренко

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Га -1рина,101

РХ1, РХ2

Заказ 2р4

ВНИИП11 Государстаен» ого

113035

Составитлеь К.Кринов

Техред А.Кравчук . Корректор M.Ñàìáîðñêàÿ

Тираж Подглсное комитета пз .,зс .-„L .Tå.iè,.è . открытиям при f КНТ Г".,ÃР

MocKBa,- li(-35, Раушская наб., д. 4/5