Адаптивный дельта-кодер

 

Изобретение относится к вычислительной технике , м.б. использовано в системах кодирования для передачи аналоговой информации и позволяет повысить помехозащищенность дельта-кодера. Это обеспечивается благодаря более качественной адаптации шага квантования. Дельта-кодер содержит компаратор 1, регистр 2 сдвига, детектор 3 пачек одноименных символов, детектор 4 максимальной величины, группу ключей 5, интегратор 6, цифровой сумматор 12, буферный регистр 13, группу элементов НЕ 14, источник 15 логической единицы, элемент 16 задержки, элемент НЕ 17. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 М 3/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (Л

C (21) 4778643/24 (22) 08.01,90 (46) 15.06.92. Бюл. ¹ 22 (71) Централ ьн ы и научно-исследовательский институт связи (72) И.А,Буздалина, Г.Х.Гебергер, В.Г.Угер и

Д,Л.Хейфец (53) 621.376.56(088.8) (56) Патент США № 4371972, кл. Н 03 К 13/22, опублик, 1982.

Патент США ¹ 4352191, кл. Н 03 К 13/22, опублик. 1982, (54) АДАПТИВНЫЙ ДЕЛЬТА-КОДЕР

„„. ) „„1741265 А1 (57) Изобретение относится к вычислительной технике, м.б, использовано в системах кодирования для передачи аналоговой информации и по.зволяет повысить помехозащищенность дельта-кодера. Это обеспечивается благодаря более качественной адаптации шага квантования, Дельта-кодер содержит компаратор 1, регистр 2 сдвига, детектор 3 пачек одноименных символов, детектор 4 максимальной величины, группу ключей 5, интегратор 6, цифровой сумматор 12, буферный регистр 13, группу элементов НЕ 14, источник 15 логической единицы, элемент

16 задержки, элемент НЕ 17. 1 ил.

1741265

25

35 буферного регистра

Изобретение относится к технике кодирования, в частности к адаптивным дельтакодерам.

Известен адаптивный дельта-кодер, содержащий компаратор, подсоединенный первым входом к информационному входу дельта-кодера и соединенный вторым входом через интегратор с амплитудно-импульсным модулятором, к первому входу которого подключен формирователь дельтакода.

Недостаток указанного адаптивного дельта-кодера состоит в том, что он не позволяет обеспечить широкий динамический диапазон.

Известен также адаптивный дельта-кодер, содержащий компаратор, первый вход которого является информационным входом дельта-кодера, выход компаратора соединен с информационным входом регистра сдвига, тактовый вход является тактовым входом дельта-кодера, выход первого разряда регистра сдвига подключен к первому входу детектора пачек одноименных символов и является выходом дельта-кодера, выходы второго — m-го разрядов регистра сдвига (m — число одноименных символов в пачке) соединены с соответствующими входами детектора пачек одноименных символов; детектор максимальной величины, группу ключей, выходы которых соединены с соответствующими входами интегратора, выход которого подключен к второму входу компаратора.

Однако известный адаптивный дельтакодер не позволяет обеспечить высокую помехозащищенность, Цель изобретения — повышение помехозащищенности адаптивного дельта-кодера, Поставленная цель достигается тем, что в адаптивный дельта-кодер, содержащий компаратор, первый вход которого является информационным входом дельта-кодера, выход компаратора соединен с информационным входом регистра сдвига, тактовый вход которого является тактовым входом дельта-кодера, выход первого разряда регистра сдвига подключен к первому входу детектора пачек одноименных символов и является выходом дельта-кодера, выходы второго — m-ro разрядов регистра сдвига (m — число одноименных символов в пачке) соединены с соответствующими входами детектора пачек одноименных символов, детектор максимальной величины, группу ключей, выходы которых соединены с соответствующими входами интегратора, выход которого подключен к второму входу компаратора, введены цифровой сумматор, буферный регистр, группа элементов НЕ, источник логической единицы, элемент задержки и элемент НЕ, выход которого подключен к входу первого разряда регистра сдвига, выход элемента НЕ соединен с информационными входами всех ключей группы, вход элемента задержки подключен к тактовому входу дельта-кодера, выход элемента задержки соединен с тактовым входом буферного регистра, выходы I младших разрядов которого (I — положительное целое число) подключены к входам I младших разрядов первой группы цифрового сумматора, выходы k старших разрядов буферного регистра (k — положительное целое число; k+i — разрядность буферного регистра) соединены с входами k старших разрядов первой группы входов цифрового сумматора, управляющими входами соответствующих ключей группы, входами детектора максимальной величины и входами элементов НЕ группы, выходы которых подключены к входам k младших разрядов второй группы входов цифрового сумматора, выход детектора максимальной величины соединен с (m+1)-м входом детектора пачек одноименных символов, выход которого подключен к входам (k-1)-х старших разрядов второй группы входов цифрового сумматора, вход переноса и входы остальных разрядов второй группы входов которогО подключены к выходу источника логической единицы, выходы цифрового сумматора соединены с одноименными информационными входами

На чертеже изображена схема предлагаемого адаптивного дельта-кодера, Адаптивный дельта-кодер содержит компаратор 1, выход которого соединен с информационным входом регистра 2 сдвига, детектор 3 пачек одноименных символов, выполненный в виде детектора четырех (или трех) следующих подряд одноименных посылок, детектор 4 максимальной величины, являющийся фиксатором величины максимального шага квантования, группу ключей 5, выходы которых соединены с соответствующими входами интегратора 6.

Первый вход компаратора 1 является информационным входом 7 адаптивного дельта-кодера, а тактовый вход регистра 2 сдвига является тактовым входом 8 адаптивного дельта-кодера, Выход первого разряда регистра 2 сдвига подключен к первому входу детектора 3 пачек одноименных символов и является выходом 9 адаптивного дельта-кодера. Выходы второго — m-го разрядов регистра 2 сдвига соединены с соответствующими входами детектора 3 пачек одноименных символов (m — число одно1741265

10 дельта-кодера, Выход элемента 16 задерж- 20 ки соединен с тактовым входом буферного

30

40 именных символов в пачке), Выход интегратора 6 подключен к второму входу компаратора 1. При этом интегратор 6 выполнен в виде резисторов 10 и интегрирующего элемента 11. Первые выводы резисторов 10 совпадают с входами интегратора 6. Вторые выводы резисторов 10 соединены с входом интегрирующего элемента 11, выход которого совпадает с выходом интегратора 6.

Адаптивный дельта-кодер содержит также цифровой сумматор 12, буферный регистр 13, группу элементов НЕ 14, источник

15 логической единицы, элемент 16 задержки и элемент НЕ 17, выход которого подключен к выходу первого разряда регистра 2 сдвига.

Выход элемента HE 17 соединен с информационными входами всех ключей 5 группы. Вход элемента 16 задержки подключен к тактовому входу 8 адаптивного регистра 13. Выходы I младших разрядов буферного регистра 13 подкгючены к входам I младших разрядов первой группы входов цифрового сумматора 12 (I положительное целое число). Выходы k старших разрядов буферного регистра 13 соединены с входами k старших разрядов первой группы входов цифрового сумматора 12 (k — положительное целое число; k+i— разрядность буферного регистра 13), Выходы k старших разрядов буферного регистра

13 соединены также суправляющими входами соответствующих ключей 5 группы, с входами детектора 4 максимальной величины и с входами элементов НЕ 14 группы. Выходы элементов НЕ 14 группы подключены к входам k младших разрядов второй группы входов цифрового сумматора 12. Выход детектора 4 максимальной величины соединен с (m+1)-м входом детектора 3 пачек одноименных символов, выход которого подключен к входам (k-1)-х старших разрядов второй группы входов цифрового сумматора 12, Вход переноса и входы остальных разрядов второй группы входов цифрового сумматора 12 подключены к выходу источника 15 логической единицы. Выходы цифрового сумматора 12 соединены с одноименными информационными входами буферного регистра 13.

Адаптивный дельта-кодер работает следующим образом.

На первый вход компаратора 1 подается входной аналоговый сигнал тональной частоты, например речевой сигнал, а на второй вход — аппроксимирующий сигнал с выхода интегратора 6, Компаратор 1 сравнивает эти сигналы, а на его выходе в зависимости от знака разности образуется

55 либо уровень логической единицы, либо уровень логического нуля, С выхода компаратора 1 сигнал поступает на информационный вход регистра 2 сдвига, на тактовый вход которого с тактового входа 8 адаптивного дельта-кодера поступает сигнал дискретизации с частотой 32 кбит/с. С выхода первого разряда регистра 2 сдвига сигнал, нормированный по вреМени, подается на выход 9 адаптивного дельта-кодера и на детектор 3 пачек одноименных символов, на который поступают также сигналы с выходов (m-1)-х разрядов регистра 2 сдвига, Сигнал детектора 3 пачек одноименных символов определяет величину приращения шага квантования. Если пачки следующих подряд одноименных символов отсутствуют, то нет приращения шага. Если происходит появление пачек следующих подряд одноименных символов, то в соответствии с выбранным алгоритмом приращение шага составляет удвоенную величину минимального шага квантования на каждом тактовом интервале.

С выхода детектора 3 пачек одноименных символов сигнал подается на входы (k1)-х старших разрядов второй группы входов цифрового сумматора 12. На входы k старших разрядов первой группы входов цифрового сумматора 12 подаются сигнал.-: с выходов k старших разрядов буферного регистра13. С выходов k старших разрядов буферного регистра 13 сигналы поступают также через элементы НЕ 14 группы на входы

k младших разрядов второй группы входов цифрового сумматора 12. На входы I младших разрядов первой группы входов цифрового сумматора 13 поступают сигналы с выходов младших разрядов буферного регистра 13.

При этом на входы остальных разрядов второй группы входов и вход переноса цифрового сумматора 12 подается уровень логической единицы с источника 15 логической единицы.

На тактовый вход буферного регистра 13 с элемента 16 задержки подается сигнал синхронизации с частотой 32 кГц, сдвинутый на 2 мкс относительно сигнала синхронизации. поступающего стактового входа 8 адаптивного дельта-кодера.

С части (k-1) выходов старших разрядов буферного регистра 13 сигналы поступают также на детектор 4 максимальной величины, воздействующий на детектор 3 пачек одноименных символов, Г(ри этом детектор

4 максимальной величины запрещает детектору 3 пачек одноименных символов выдавать сигнал о наличии пачек одноименных символов, что обеспечивает фиксацию максимального шага квантования, В противном случае при увеличении уровня сигнала на

1741265

45

Составитель Д.Хейфец

Техред M.Ìîðãåíòàë Корректор С.Шевкун

Редактор А.Огар

Заказ 2092 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 входе 7 адаптивного дельта-кодера сигнал с выхода детектора 3 пачек одноименных символов перебрасывает уровень старших разрядов буферного регистра 13 из логической единицы в логический ноль, При этом шаг квантования становится минимальным, что может привести к нарушению работы адаптивного дельта-кодера.

С выхода первого разряда регистра 2 сдвига сигнал подается, кроме того через элемент НЕ 17 на информационные входы ключей 5, воздействующих через интегратор 6- на компаратор 1.

Формула изобретения

Адаптивный дельта-кодер, содержащий компаратор, первый вход которого является информационным входом дельта-кодера, выход компаратора соединен с информационным входом регистра сдвига, тактовый вход которого является тактовым входом дельта-кодера, выход первого разряда регистра сдвига подключен к первому входу детектора пачек одноименных символов и является выходом дельта-кодера, выходы второго — m-го разрядов регистра сдвига (m — число одноименных символов в пачке) соединены с соответствующими входами детектора пачек одноименных символов, детектор максимальной величины, группу ключей, выходы которых соединены с соответствующими входами интегратора, выход которого подключен к второму входу компаратора, о тл и ч а ю шийся тем, что, с целью повышения помехозащищенности дельтакодера, в него введены цифровой сумматор, буферный регистр, группа элементов НЕ, источник логической единицы, элемент задержки и элемент НЕ, вход которого подключен к выходу первого разряда регистра

5 сдвига, выход элемента НЕ соединен с информационными входами всех ключей группы, вход элемента задержки подключен к тактовому входу дельта-кодера, выход элемента задержки соединен с тактовым вхо10 дом буферного регистра, выходы младших разрядов которого (! — положительное целое число) подключены к входам! младших разрядов первой группы входов цифрового сумматора, выходы k старших разрядов

15 буферного регистра (k — положительное целое число; k+l — разрядность буферного регистра) соединены с входами k старших разрядов первой группы входов цифрового сумматора, управляющими входами соот20 ветствующих ключей группы, входами детектора максимальной величины и входами элементов НЕ группы, выходы которых подключены к входам k младших разрядов второй группы входов цифрового сумматора, 25 выход детектора максимальной величины соединен с (m+1)-м входом детектора пачек одноименных символов, выход которого подключен к входам k-1 старших разрядов второй группы входов цифрового суммато30 ра, вход переноса и входы остальных разрядов второй группы входов которого подключены к выходу источника логической единицы, выходы цифрового сумматора соединены с одноименными информационны35 ми входами буферного регистра.