Преобразователь кода системы счисления с одним основанием в код системы счисления с другим основанием

 

Изобретение относится к вычислительной технике и может быть использовано в системах обработки дискретной информации Цель изобретения - повышение быстродействия . Преобразователь содержит группу блоков 1.1-1-р преобразования па

(l9) (l1) СОЮЗ СОВЕТСКИХ социАлистических

РЕСПУБЛИК (51)5 Н 03 М 7/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТО Р С КО МУ С В ИДЕТ ЕЛ Ь СТВУ

1 (21) 4777037/24 (22) 02.01,90 (46) 15,06.92. Б1ол. ¹ 22 (72) О.Н.Музыченко (53).681.3 (088.8) (56) Авторское свидетельство СССР

N 1462487, кл. Н 03 М 7/02, 1987.

Авторское свидетельство СССР

N 1492479, кл, Н 03 М 7/20. 1987.

Авторское свидетельство СССР

N 1427574, кл. Н 03 М 7/20. 1986., (54) ПРЕОБРАЗОВАТЕЛЛЪ КОДА СИСТЕМЫ

СЧИСЛЕНИЯ С ОДНИМ ОСНОВАНИЕМ В

КОД СИСТЕМЫ СЧИСЛЕНИЯ С ДРУГИМ

ОСНОВАНИЕМ. (57) Изобретение относится к вычислительной технике и может. быть использовано в системах обработки дискретной информации. Цель изобретения — повышение быстродействия. Преобразователь содержит группу блоков 1.1-1,р преобразования па1741270

Изобретение относится к вычислительной технике и может быть использовано в системах обработки дискретной информации.

Цель изобретения — повышение быстро- 5 действия.

На фиг. 1 ггредставлена структурная схема преобразователя кода системы счисления с одним основанием в код системы счисления с другим основанием; на фиг. 2— схема преобразователя для случая входйого

12-разрядного двоично-десятичного и выходного двоичного кодов при р=2.

Преобразователь (фиг,1) содержит группу 1 блоков преобразования параллельного 15 кода и последовательности импульсов 1 11.р, группу 2 блоков подсчета единиц в выходном коде 2.1-2.р. элемент И 3. блок 4 преобразования параллельного кода в последовательности импульсов, информационные входы второй группы 5, информационные входы первой группы 6. выходы 7 преобразователя, выход 8 окончания работы, вход начальной установки 9. тактовый вход 10.

Блок 1.i преобразования параллельного кода в последовательности импульсов (i =.

1,...,р) соединен входами с информационными входами 6, I первой группы, выходами — с соответствующими счетными входами блока подсчета единиц в выходном коде 2.!, тактовым входом — с тактовым входом 10 преобразователя, входом сброса — с входом

9 начальной установки преобразователя, а выходом окончания работы — с i-м входом элемента И 3, (р+1)-й вход которого соединен с тактовым входом 10 преобразователя, а.выход — с тактовым входом блока 4 преобразования параллельного кода в последовэ10 преобразователя.

Блок 1.I преобразования параллельного

20 кода в последовательности импульсов

35 раллельного кода в последовательности импульсов, группу блоков 2.1-2.р подсчета единиц в выходном коде, элемент И 3, дополнительный блок 4 преобразования параллельного кода в последовательности импульсов, группы информационных входов 5 и 6 преобразователя, группу информационных выходов 7 преобразователя. На входы 5 подаются разряды переводимого кода. при этом единичные разряды записываются в соответствующие разряды блоков 2.1-2.р, Далее на тактовый вход подаются тактовые импульсы. при этом каждый из блоков 1 преобразует единичныесигналы насоответствующей группе информационных входов

6 в импульсы на своих выходах, которые поступают на счетные входы соответствующего блока 2, По окончании работы блоков

1,1-1,р на их выходах окончания работы появляются единичные сигналы, разрешаю-щие прохождение тактовых импульсов на тактовый вход блока 4, который преобразует выходные сигналы на выходах переполнения блоков 2.1-2.р-1 в импульсы нэ соответствующих выходах, Последние по- ступают на счетные входы вторых групп блоков 2.2-2.р, чем компенсируется отсутствие переносов между блоками 2. Работа преобразователя оканчивается по окончании работы блока 4. 2 ил, тельности импульсов, соединенного информационными входами с выходами разрядов переполнения блоков подсчета единиц в выходном коде 2.1-2.(р-1). входом сброса — с входом 10 начальной установки преобразователя. выходом окончания работы — с выходом 8 окончания работы преобразователя, а выходами разрядов — со счетными входами вторых групп блоков 2,1-2,р подсчета единиц в выходном коде. блоки 2.1-2.р подсчета единиц в выходном коде группы соединены выходами разрядов результата .с информационными выходами 7.1-7.р преобразователя, входами сброса с входом 9 начальной установки преобразователя, а информационными входами — с информационными входами второй, группы 5.1-5.р (фиг.2) содержит распределитель импульсов

12, группы элементов И 15, элементы ИЛИ

11.

Блок 4 преобразования параллельного кода в последовательности импульсов 4 содержит распределитель импульсов 12. элементы И 15.

Блок 2, ) подсчета единиц в выходном . коде (фиг.2) содержит счетные триггеры 13 и элементы ИЛИ 14. .Фун к ционирование устройства и роисходит следующим образом.

Входной код подается на информационные входы 5.1-5.р второй группы и записывается в блоки 2,1-2.р подсчета единиц в выходном коде группы, Одновременно входной код подается на информационные входы 6.1-6.р первой группы и поступает на информационные входы блоков 1.1-1.р пре1741270 блоки 1.1-1.р преобразования параллельно- . 45

55

15

25 образования параллельного кода в последовательности., импульсов, После установки блоков 2 группы нэ тактовый вход 10 устройства подаются тактовые импульсы, при этом го кода в последовательности импульсов преобразуют единичные сигналы на своих информационных входах в импульсы на соответствующих выходах, поступающие на счетные входы первой группы блоков 2.1-2.р подсчета единиц в выходном коде группы, которые их подсчитывают. По окончании преобразования входного кода каждый из блоков 1.i преобразования входного кода в последовательности импульсов формирует на своем выходе окончания работы единичный сигнал и самоблокируется, т,е. перестает формировать импульсы на своих выходах, При появлении единичных сигналов на выходах окончания работы всех блоков 1.i преобразования параллельного кода в последовательности импульсов группы тактовые импульсы с входа 10 начинают проходить через элемент И 3 на тактовый вход блока 4 преобразования параллельного кода в последовательности импульсов, который преобразует коды с выходов разрядов переполнения блоков 2,1-2.р-1 подсчета единиц в выходном коде в последовательности импульсов на соответствующих выходах, которые поступают на счетные входы второй группы блоков 2.2-2,р подсчета единиц в выходном коде группы, чем обеспечивается компенсация отсутствующих переносов между блоками 2 группы. По окончании работы блок 4. преобразования параллельного кода в последовательности импульсов самоблокируется и формирует на выходе окончания работы единичный сигнал, поступающий на выход 8 окончания работы устройства, свидетельствуя об окончании преобразования входного кода. Выходной код снимается с выходов 7.1-7.р блоков 2.1-2.р подсчета единиц в выходном коде группы.

Таким образом, предложенный преобразователь обеспечивает повышение быстродействия.

Формула изобретения

Преобразователь кода системы счисления с одним основанием в код системы счисления с другим основанием, содержащий группу блоков преобразования параллельного кода в последовательности импульсов.

35 группу блоков подсчета. единиц в выходном коде и элемент И, причем выходы окончания работы блоков преобразования параллельного кода в последовательности импульсов группы и тактовый вход преобразователя соединены соответственно с входами элемента И, вход начальной установки преобразователя соединен с входами сброса блоков преобразования параллельного кода в последовательности импульсов группы и с входами сброса блоков подсчета единиц в выходном коде группы, тактовый вход преобразователя соединен с тактовыми входами блоков преобразования параллельного кода в последовательности импульсов группы, информационные входы которых соединены с соответствующими информационными входами первой группы преобразователя, отличающийся тем,.что, с целью повышения быстродействия, он содержит дополнительный блок преобразования параллельного кода в последовательности импульсов. причем выходы разрядов k-ro (k =

1-р, р — количество параллельно преобразуемых групп разрядов вхОдного кода) блока преобразования параллельного кода в последовательности импульсов группы соединены с соответствующими счетными входами первой группы k-го блока подсчета единиц в выходном коде группы, выходы разрядов результата блоков подсчета единиц в выходном коде группы соединены соответственно с информационными выходами r;: п:.сеобразователя. выход окончангл р - Гх .. которого соединен с выходом охс н:..-;; .. работы дополнительного блока

r:,.-ео: во гния параллельного кода в последt.r зтельности импульсов, тактовый вх:, и:::;эд сброса которого соединены соответ.тэснно с выходом элемента И и с входом начальной установки преобразователя,. информационные входы второй группы которого соединены с информационными входами соответствующих блоков подсчета единиц в выходном.коде группы; выходы разрядов переполнения блоков подсчета единиц в выходном коде, кроме р-го, группы соединены соответственно с информационными входами дополнительного блока преобразования параллельного кода в последовательности импульсов, выходы разрядов которого соединены соответственно со счетными входами вторых групп блоков подсчета единиц в выходном коде. кроме

-первого, группы.

1741270 фуг. /

Составитель О.Музыченко

Редактор М.Недолуженко Техред М,Моргентал Корректор О.Кравцова

Заказ 2093 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35. Раушская наб., 4/5 . Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Преобразователь кода системы счисления с одним основанием в код системы счисления с другим основанием Преобразователь кода системы счисления с одним основанием в код системы счисления с другим основанием Преобразователь кода системы счисления с одним основанием в код системы счисления с другим основанием Преобразователь кода системы счисления с одним основанием в код системы счисления с другим основанием 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в системах обработки дискретной информации Цель изобретения - повышение быстродействия

Изобретение относится к автоматике и вычислительной технике и может быть использовано в перспективном бортовом радиоэлектронном оборудовании и в наземной стендово-моделирующей базе Целью изобретения является упрощение преобразователя

Изобретение относится к вычислительной и электроизмерительной технике и может быть использовано для преобразования кодов с естественной избыточностью в двоичный код

Изобретение относится к вычислительной технике и предназначено для преобразования кода Фибоначчи-1 в код золотой - 1 пропорции

Изобретение относится к импульсной технике и может быть применено в устройствах автоматики и вычислительной техники для перевода одной формы числа в другую, Преобразователь кодов содержит два счетчика 1, 2 импульсов, компаратор 3, регистр 4, генератор 5 импульсов, два элемента И 6, 7, элемент 8 задержки, элемент ИЛИ-НЕ 9, дешифратор 10, формирователь 11 импульсов, триггер 12

Изобретение относится к автоматике , вычислительной технике и может использоваться в системах автоматики и телемеханики

Изобретение относится к импульсной технике и может использоваться в системах автоматики, электросвязи, в вычислительной технике

Изобретение относится к автоматике и вычислительной технике и может использоваться в системах, где требуется преобразование двоичного кода из одного вида в другой

Изобретение относится к электросвязи и может использоваться в системах передачи цифровой информации и вычислительных системах

Изобретение относится к вычислительной технике и системам управления и может быть использовано для дискретных преобразований сигналов

Изобретение относится к вычислительной технике

Изобретение относится к вычислительной технике и может быть использовано в системах передачи и хранения информации Целью изобретения является расширение области применения за счет обеспечения преобразования непозиционного кода Фибоначчи в двоичный код

Изобретение относится к импульсной технике ,и может использоваться в цифровых вычислительных системах

Изобретение относится к вычислительной технике

Изобретения относятся к области информатики и вычислительной техники и могут быть использованы в различных технологиях, требующих обработки сигналов, например в технологиях обработки и преобразования информационных сообщений. Техническим результатом является повышение быстродействия обработки сигналов при сохранении достоверности результатов обработки. В одном из вариантов способ содержит параллельно-последовательную обработку сигнала в блоке триггеров входного регистра; матричном устройстве; блоке логических элементов, преимущественно логических элементов «И»; блоке триггеров выходного регистра. При этом обработку сигнала в матричном устройстве выполняют в соответствии с геометрической моделью обработки сигнала, представляющей собой совокупность графов, образующей, по меньшей мере, один прямоугольный треугольник, который разделяют на три части линиями, исходящими из вершин углов треугольника. 5 н. и 24 з.п. ф-лы, 3 ил., 3 табл.

Изобретение относится к кодирующим устройствам помехоустойчивого кода, обеспечивающим восстановление передаваемой по каналу связи информации после ее искажений под действием помех. Технический результат - формирование на выходе устройства систематического кода, в котором информационные элементы занимают одну часть комбинации (например, левую), а проверочные элементы другую (правую). Формирователь кольцевого кода содержит последовательно-параллельный сдвигающий регистр, входы параллельной записи разрядов которого, начиная со второго, соединены с соответствующими информационными входами устройства, начиная с последнего разряда, вход управления последовательно-параллельным режимом регистра соединен с управляющим входом устройства, входы синхронизации и общего сброса соединены соответственно с тактовым входом и входом сброса устройства, выходы последнего и предпоследнего разрядов регистра соединены с входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, дополнительно введены элемент ИЛИ-НЕ и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом параллельной записи первого разряда регистра, а входы - с входами параллельной записи второго и старшего разрядов регистра, входы элемента ИЛИ-НЕ соединены с тактовым входом и входом сброса устройства, а выход является тактовым выходом устройства, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом последовательной записи регистра, выход последнего разряда которого является информационным выходом устройства. 1 ил.

Изобретение относится к кодирующим устройствам помехоустойчивого кода. Технический результат заключается в создании декодирующего устройства кода Хэмминга с упрощенной схемой реализации. Декодирующее устройство кода Хэмминга дополнительно содержит двухвходовой элемент И, счетчик и последовательно-параллельный сдвигающий регистр, выходы которого соединены со вторыми входами двухвходовых сумматоров по модулю 2 соответственно, выходы которых соединены с первыми входами двухвходовых элементов И, выходы которых являются информационными выходами устройства, а вторые входы объединены и соединены с первым выходом счетчика, второй, третий и четвертый выходы которого соединены с первыми входами первого, второго и третьего двухвходовых элементов И-НЕ соответственно, вторые входы которых объединены и соединены с выходом дополнительно введенного двухвходового элемента И, первый вход которого соединен со входом синхронизации сдвигающего регистра, входом синхронизации счетчика и является входом синхронизации устройства, а второй вход соединен со входом последовательной записи сдвигающего регистра и информационным входом D устройства. Достигаемым техническим результатом является формирование на выходе декодирующего устройства кода Хэмминга неискаженной кодовой комбинации. 2 ил.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Техническим результатом является повышение быстродействия и создание устройства, в котором внутреннее преобразование информации производится в двузначной токовой форме сигналов, определяемое состоянием входных токовых двоичных сигналов. Устройство содержит четыре логических элемента НЕ, четыре логических элемента И, два размножителя сигналов. 3 з.п. ф-лы, 10 ил.
Наверх