Устройство для приема биимпульсного сигнала

 

Изобретение относится к технике передачи данных. Устройство содержит 1 усилитель (1), 1 фазовый дискриминатор (2), 2 блока задержки (3,5), 1 управляемый делитель частоты (4), 1 генератор опорной частоты (6), 1 регистр сдвига (7), 2 сумматора по модулю два (8,9), 1 элемент ИЛИ-НЕ (10) 1 счетчик (11), 1 таймер (12). 1 элемент ИЛИ

СОЮЗ СОВЕ ГСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 04 (17/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4825314/09 (22) 14.05.90 (46) 15.06.92. Бюл. N 22 (71) Научно-исследовательский институт автоматики (72) Г.Е.Деликов, Н.Л.Кирилюк и С.B.Соловьев (53) 621.596.6 (088.8) (56) Авторское свидетельство СССР

N- 502506, кл. Н 04 В 1/10. 1973.

„„5U 1741284 А1 (54) УСТРОЙСТВО ДЛЯ ПРИЕМА БИИМПУЛЬСНОГО СИГНАЛА (57) Изобретение относится к технике передачи данных. Устройство содержит 1 усилитель (1), 1 фазовый дискриминатор (2), 2 блока задержки (3,5), 1 управляемый делитель частоты (4), 1 генератор опорной частоты (6), 1 регистр сдвига (7), 2 сумматора по. модулю два (8,9), 1 элемент ИЛИ-НЕ (10) 1 счетчик (11), 1 таймер (12), 1 элемент" ИЛИ (13), 1 RS-триггер (14). 1 ил.

1741284

30

50

Изобретение относится к технике передачи данных и может использоваться в разветвленной системе передачи импульсных сигналов, где требуется осуществлять и регенерацию сигналов на двух скоростях (2400 и 1200 бит/c), Цель изобретения — прием сигнала с любой. заданной скоростью — достигается путем введения регистра сдвига, двух сумматоров по модулю два, элемента ИЛИ-НЕ, счетчика, таймера, элемента ИЛИ и RS-триггера, объединенных новыми связями, На чертеже показана блок-схема.устройства для приема биимпульсного сигнала.

Устройство содержит усилитель, фазовый дискриминатор 2, первый блок 3 задержки, управляемый делитель 4 частоты, второй элемент 5 задержки, генератор 6 опорной частоты, регистр 7 сдвига, две схемы сложения flo модулю два 8 и 9, схему

ЗИЛИ-НЕ 10, счетчик 11, таймер 12, схему

2ИЛИ 13, RS-триггер 14.

Приемный. биимпульсный сигнал со скоростью передачи информации. 1200 или

2400 бит/с через усилитель 1, обеспечивающий необходимый уровень сигнала, посту пает на первый вход фазового дискриминатора 2, на первый вход первого элемента 3 задержки и на информационный вход регистра 7 сдвига.

Элемент 3 задержки выполнен на общеизвестном регистре сдвига (например, 564ИР2) и осуществляет задержку биимпульсного сигнала на один разряд. Регистр сдвига элемента 3 задержки тактируется импульсами F .п1,поступающими с управляемого делителя 4 частоты, Эти же импульсы параллельно поступают на выполненный в виде общеизвестного регистра сдвига вто. рой элемент 5 задержки, осуществляет задержку на такт частоты F<.<. прохождения импульсов 2 F> с выхода управляемого делителя 4 частоты на четвертый вход фазового дискриминатора 2.

Фазовый дискриминатор 2 определяет направление подстройки и формирует им- пульсы подстройки на опережение и отставание, которые поступают на первый вход управляемого делителя 4 частоты, на второй вход которого поступает частота Fp> от генератора 6 опорной частоты. Управляемый делитель 4 частоты осуществляет подстройку сигнала с частотой F><, на опережение и отставание. Точность подстройки составляет 1 период частоты Fon. Управляемый делитель 4 частоты формирует подстроенные тактовые частоты 4 Ft, 2 Fl. F .

Фазовый дискриминатор 2 и управляемый делитель 4 частоты являются общеизвестными устройствами, Импульсы с частотой 4 FT поступают на тактовый вход регистра 7 сдвига, который сдвигает приемный биимпульсный сигнал на первый, второй и третий разряды. Если на вход анализатора поступит биимпульсный сигнал со скоростью передачи информации 1200 бит/с, то в результате сложения по модулю два схем 8, 9 и ЗИЛИ-НЕ 10 на вход счетчика 11 поступит число импульсов

N > и, где n — емкость счетчика 11. Счетчик

11 отсчитывает и импульсов, на его выходе появится положительный импульс, Этот импульс установит RS-триггер 14 в состояние логической "1", а также через схему 2ИЛИ

13 установит в исходное состояние счетчик

11 и таймер 12.

При наличии тактовых частот в устройстве таймер 12 удобно выполнить в виде общеизвестного счетчика. на выходе которого импульс появляется в требуемое время.

Если на вход анализатора поступит биимпульсный сигнал со скоростью передачи информации 2400 бит/с, то на входе счетчика 11 импульсов нет. Через время t таймера таймер сработает и положительный импульс с его выхода установит RS-триггер в состояние логического "0". Этот же импульс через схему 2ИЛИ 13 установит счетчик 11 и таймер 12 в исходное состояние, Таким образом. биимпульсному сигналу со скоростью передачи информации 1200 бит/с соответствует сигнал логической "1", а биимпульсному сигналу со скоростью передачи информации 2400 бит/с — сигнал логического "0" на выходе анализатора.

Скорость передачи принимаемого сигнала уверенно определяется анализатором при увеличении уровня помех до величины уровня биимпульсного сигнала.

Устройство для приема биимпульсьых сигналов является, как правило, унифицированным, т.е, оно должно восстанавливать сигнал с любой заданной скоростью (в данном случае 1200 или 2400 бит/с), А поскольку скорость передачи информации заранее может быть неизвестна получателю, то анализатор позволяет просто и эффективно обеспечить нормальное функционирование всех устройств. входящих в аппаратуру передачи данных.

Формула изобретения

Устройство для приема биимпульсного сигнала. содержащее усилитель, вход которого является входом устройства, а выход соединен с первым входом фазового дискриминатора и первым входом первого блока

1741284

Составитель Е.Мельникова

Редактор А.Маковская Техред М.Моргентал Корректор О.Кравцова

Заказ 2093 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 задержки, выход которого соединен с вторым входом фазового дискриминатора, выход которого соединен с первым входом управляемого делителя частоты, первый выход которого соединен с третьим входом фазового дискриминатора и с первым входом второго блока задержки, выход которого подключен к четвертому входу фазового дискриминатора, второй выходуправляемо: го делителя частоты соединен с вторыми входами обоих блоков задержки, второй вход управляемого делителя частоты соединен с выходом генератора опорной частоты, о т л и ч а ю щ е е с я тем, что, с целью приема сигнала с любой заданной скоростью. введены регистр сдвига, два сумматора по модулю два, элемент ИЛИ-НЕ, счетчик, таймер, элемент ИЛИ и RS-триггер. причем первый вход регистра сдвига соединен с выходом усилителя, второй вход регистра сдвига соединен с третьим выходом управляемого делителя частоты и с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом первого сумматора по модулю два, а третий вход соединен с

5 выходом второго сумматора по модулю два, выход первого разряда регистра сдвига соединен с первым входом первого сумматора по модулю два, второй вход которого и первый вход второго сумматора по модулю два

10 соединены с выходом второго разряда регистра сдвига, выход третьего разряда которого соединен с вторым входом второго сумматора по модулю два, выход элемента

ИЛИ-НЕ соединен со счетным входом счет15 чика, выход которого соединен с S-входом

RS-триггера и с первым входом элемента

ИЛИ, выход которого соединен с входом установки счетчика и входом таймера, выход которого соединен с вторым входом эле20 мента ИЛИ и R-входом RS-триггера, выход которого является выходом устройства.