Мажоритарно-резервированный интерфейс памяти

Авторы патента:

G06F11/20 - с использованием маскирования сбоев с помощью замещения, например выключения сбойных элементов или переключения на резервные элементы

Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных высокопроизводительных резервированных вычислительных систем. Целью изобретения является повышение надежности интерфейса путем повышения оперативности контроля возникающих отказов, адаптации интерфейса к отказам и обеспечения динамической коррекции программ. Сущность изобретения заключается в повышении надежности интерфейса за счет обнаружения отказов не только в моменты передачи информации через интерфейс, но и во время преобразования этой информации в блоках-источниках информации Изобретение также обеспечивает возможность динамической коррекции программ, записанных в постоянной памяти . Это обеспечивается возможностью обнаружения факта подхода к выполнению участка программы, требующего коррекции, прерывания работы устройства и перехода к выполнению скорректированного участка программы, который хранится в оперативной памяти, возврата к прерванной программе . 6 ил., 10 табл. w Ё

союз соВетских

СОЦИАЛ И С ТИЧ Е СКИХ

РЕСПУБЛИК (я)5 G 06 F 11/20

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4791493/24 (22) 14.02.90 (46) 30,07.92. Бюл, N 28 (71) Конструкторское бюро электроприборостроения и Институт проблем управления (72) В;П.Супрун и С.И.Уваров (56) Авторское свидетельство СССР

М 1501773, кл. G 06 F 11/20, 1987.

Авторское свидетельство СССР

Иг 4480287/24, 28.03,89. (54) МАЖОРИТАРНО-РЕЗЕ РВИРОВАННЫЙ ИНТЕРФЕЙС ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных высокопроизводительных резервированн ых вычислительных систем. Целью изобретения является ,повышение надежности интерфейса путем повышения оперативности контроля воэниИзобретение относится к вычислительной технике и может быть использовано при построении высоконадежных высокопроизводительных резервированных вычислительных систем, Известен мажоритарно-резервированный интерфейс памяти, содержащий в каждом канале соответствующим образом соединенные между собой коммутаторы входной и выходной информации, первый и второй коммутатора внутренней информации, регистр контроля, шесть буферных ре- гистров, регистры состояния памяти и устройства ввода-вывода, первый и второй регистры состояния процессора, счетчики временных интервалов и состояний, счетчики адресов команд и данных, коммутатор состояний блока памяти, коммутаторы перSU„„1751766 А1 кающих отказов, адаптации интерфейса к отказам и обеспечения динамической коррекции программ, Сущность изобретения заключается в повышении надежности интерфейса за счет обнаружения отказов не только в моменты передачи информации через интерфейс, но и во время преобразования этой информации в блоках-источниках информации. Изобретение также обеспечивает возможность динамической коррекции программ, записанных в постоянной памяти, Это обеспечивается возможностью обнаружения факта подхода к выполнению участка программы, требующего коррекции, прерывания работы устройства и перехода к выполнению скорректированного участка программы, который хранится в оператив- ной памяти, возврата к прерванной программе. 6 ил., 10 табл. вого, второго и третьего разрядов состояний процессора, три коммутатора кодов состоя- 4 ний, коммутатор адреса, коммутатор пере- стройки процессора, коммутаторы сигналов . переполнения счетчика состояний, счетчика временных интервалов, блок пуска счетчиков, блок сравнения, коммутационный блок управления, преобразователь кодов, дешифратор отказов, дешифраторы состояний блока памяти и процессора, первый и второй триггеры сброса, первый и второй триггеры управления перестройкой процессора, мажоритарные блоки адреса и управления, первый и второй мажоритарные блоки информации, первый и второй мажоритарные элементы начальной установки, мажоритарный элемент перестройки процессора, с первого по четвертый элементы И-ИЛИ1751766

Н Е, с первого по четвертый элементы И-Н Е, первый и второй элементы ИЛИ-НЕ, с первого по восьмой элементы И и с первого по пятый элементы ИЛИ, при этом каналы соединены между собой по мажоритарному принципу.

Недостатками данного устройства явля-, ются большие аппаратные затраты на реализацию интерфейса и низкая надежность устройства, поскольку отказ оборудования, организующего надежную передачуданных через интерфейс, равноценен отказу всего канала интерфейса, Наиболее близким по технической сущ, ности и достигаемому положительному эф фекту к предлагаемому устройству является мажоритарно-резервированный интерфейс памяти, содержащий в каждом канале соответствующим образом соединенные коммутаторы входной, выходной и внутренней информации, регистр контроля, два буферных регистра, блок вентилей, блок мажоритарных элементов, включающий три мажоритарных элемента, регистры состояний блоков памяти и устройства ввода-вывода, два регистра состояний йроцессора, счетчики временных интервалов и состояний, счетчики адресов команд и данных, коммутатор состояний блока памяти, коммутаторы первого, второго и третьего разрядов состояния процессора; три коммутатора кодов состояний, коммутатор адреса, коммутатор реконфигурации процессора, коммутаторы сигналов переполнения счетчика временных интервалов и счетчика состояний, блок пуска счетчиков, блок сравнения, коммутационный. блок управления, преобразователь кодов, дешифратор отказов, дешифраторы состояний процессора и блока памяти, два триггера сброса, два триггера управления реконфигурацией процессора, мажоритарные блоки управления, адреса и информации, два мажоритарных элемента начальной установки, мажоритарный элемент управления реконфигурацией процессора, четыре элемента И вЂ” ИЛИ вЂ” НЕ, элемент И-ИЛИ (управления реконфигурацией процессора), четыре элемента И-НЕ, два элемента ИЛИНЁ, восемь элементов И и пять элементов

ИЛИ, при этом каналы соединены между собой по мажоритарному принципу.

Недостатком данного устройства является нйзкая надежность, обусловленная тем, что обнаружение отказов (сбоев) происходит только в моменты передачй информации через интерфейс. Поскольку процессоры, как правило, включают сверх оперативную память (регистры общего назначения), то в течение определенного времени они преобразуют информацию, расположенную в сверхоперативной памяти, без передачи ее через интерфейс. Обнаружение отказа (сбоя), возникающего во время преобразования ее процессором в данном интерфейсе, происходит с запаздыванием на время r, зависящее от алгоритмов преобразования. Если принять среднее время возникновения сбоя (отказа) равным

t, то соотношения величин t и z приводит к . следующим последствиям, При t < r происходит снижение производительности устройства из-за потерь времени работы, равных Т (Т = t), если имеется

15 зафиксированный в интерфейсе отказавший процессор. В данной ситуации недостатком устройства следует назвать его низкую производительность.

При t < r, если имеется зафиксирован20 ный в интерфейсе отказавший процессор, или при t < 2 t даже при трех исправных процессорах сбои могут привести к невосстановлению интерфейсом информации. В данном случае процедура восстановления дительность устройства настолько, что приведет к приостанову вычислительного процесса, т,е: этот недостаток следует клас30 сифицировать как низкую надежность работы устройства

Другим фактором, снижающим надежность устройства, является то, что при подключении к нему блоков памяти в виде 03У, 35 имеющих отказы в одноименных разрядах одноименных адресов в трех каналах, или в виде ПЗУ, имеющих ошибки программ, не обнаруженные при отладках этих программ, или программ, требующих коррекции (замены ПЗУ} из-за изменившихся условий эксплуатации, такие ситуации в рассмотренном

40 устройстве классифицируются как отказ устройства в целом и определяют его низкую надежность в определенных условиях эксплуатации устройства, Цель изобретения вЂ” повышение надежности интерфейса путем повышения оперативности контроля возникающих отказов, адаптации интерфейса к отказам и обеспечения динамической. коррекции программ.

На фиг.1э вЂ” 1г представлена структурная схема одного канала мажоритарно-резерви-. рованного интерфейса памяти; на фиг,2вЂ” соединение трех каналов устройства; на фиг.З вЂ” выполнение коммутационного блока управления каждого канала устройства; на фиг.4 вЂ” пример выполнения блока пуска счетчиков.

25 информации и, соответственно, вычисли-. тельного процесса может снизить произво1751766

5 6

Мажоритарно-резервированный интер- ков памяти, первая группа 80межканальных фейс памяти (фиг,1а-1г) содержит в каждом выходов канала, первая 81 и вторая 82 групканале коммутатор 1 входной информации, пы кзжканальных входов канала, группа 83 коммутатор 2 выходной информации; ком- . информационных выходов канала, первый мутатор 3 блокировки контроля, коммутатор 84,1 и второй 84.2 выходы требований пре4 служебной информации, регистр 5 контро- 5 рывания канала, первая группа 85 управ. ля, первый 6 и второй 7 буферные регйстры, ляющих входов канала, "включающая блок 8 вентилей, блок 9 мажоритарных эле- . первый вход 85.1 синхронизации, первый ментов,включающийпервый9.1,второй9.2 вход 85.2 установки, групйу входов 85,3 и третий 9;3 мажоритарные элементы, ре- .. управления коммутаторы входной информагистр 10 управления признаком прерыва- 10 ции, входы 85,4 и 85.5управления буферны- ния, регистр 11 адреса признака ми регистрами, вход 85.6 управления прерывания, регистр 12 состояния блоков коммутатором внутренней информации, :памяти, регистр 13 состояния устройства входы,85,7 сигналов записи, 85.8 увеличеввода-вывода, йервый 14 и второй 15 реги-. ния и 85.9 уменьшения содержимогосчетчи. стрысостояйия процессора,счетчик16вре- 15 ка адресов команд, входы 85.10 сигналов менных интервалов, счетчик 17 состояний, записи и 85,11 увеличения содержимого счетчик 18 адресов команд, счетчик 19 адре- счетчика адресов данных, вход 85,12 управ.. сов данных, коммутатор 20 состояния блока ления коммутатором адреса, группу входов . памяти, коммутвторы21первого,22 второго 85.13 признаков работы внешних блоков, и 23 третьего разрядов состояния процессо- 20 второй 85;14 и третий 85.15 входы синхрора, первый 24, второй 25 и третий 26 комму- низации, второй вход 85,16 установки, четтаторы кодов процессора; коммутатор 27 вертый 85.17, пятый 85.18, шестой 85.19, адреса; коммутатор 28 реконфигурации седьмой 85,20 и восьмой 85;21 входы синхпроцессора, коммутатор 29 сигналов пере- ронизации, вход 85.22 управления дешифполнения счетчика состояний, коммутатор 25 ратором признака прерывания, девятый

30 сигналов переполнения счетчика врЕ- . 85.23 и десятый 85.24 входы синхронизаменных интервалов, блок 31 пуска счетчи-.-:- ..ции, первый 85.25 и второй 85,26 входы упков, первый блок 32 сравнения, блок 33 равления контролем, вторая группа 86 управления коммутации, преобразователь" управляющих входов канала, включающая

34 кодов, дешифратор 35 отказов, дешифра- 30 входы первой группы 86.1 имитации нулей и тор 36 состояний блока памяти, дешифра- . 86,2 имитации единиц, первый 86.3 и второй тор 37 состояний процессора, первый 38 и 86,4 входы выбора работы канала, входы второй 39 триггеры сброса, первйй 40 и второй группы 86.5 имитации единиц 86.6 второй 41 триггеры управления реконфигу-... имитации нулей, первый 87.1 и второй 87.2 рацией процессора, мажоритарные блоки 35 входы сброса канала, выход 88 результа 42 адреса, 43 управления и 44 информации, тов сравнения канала, первый 89 и второй элемент.И вЂ” ИЛИ вЂ” НЕ 45 управления контро-:. 90 управляющие входы канала, вход 91 чалем, первый 46 и второй 47 мажоритарные. стоты задающего генератора, первый 92,1. элементы начальной установки, мажоритар-: и второй 92,2 выходы кода начальной устаной элемент 48 управления реконфигура- 40 новки канала, первый 93.1, второй 93.2 и цией процессора, первый элемент 49 третий 93.3 входы кода сравнения канала, И-ИЛИ вЂ” НЕ 49, элемент И-ИЛИ 50 управле- выход 94 сброса канала, выход 95 временния реконфигурацией, процессора, второй ных меток канала, группа 96 адресных вы51, третий 52 и четвертый 53 элементы И- ходов канала, .группа 97 выходов

ИЛИ вЂ” НЕ, первый 54, второй.55, третий 56 и 45 управляющих сигналов памяти, третья 98 и четвертый 57 элементы И-НЕ, первый 58 и . четвертая 99 группы межканальных входов второй 59 элементы ИЛИ-НЕ, первый 60, канала, вторая группа 100 межканальных второй 61; третий 62. четвертый 63, пятый выходов канала, группа 101 входов управ64, шестой 65, седьмой 66 и восьмой 67 ляющих сигналов памяти, пятая 102 и шеэлементы И, первый 68, второй 69, третий 50 стая 103 группы межканальных входов

70, четвертый 71 и пятый 72 элементы ИЛИ; канала, третья гр ппа 104 межканальных второй блок 73 сравнения, блок 74 сравне-: выходов канала, второй межканальный вы.: ния адресов, дешифратор 75 признаков . ход l05канала, третий 106 ичетвертый107 прерывания, блок 76 элементов НЕ..:.- межканальные входы канала, третий межКроме того, на фиг,1а-1г обозначены: 55 канальный выход 108 канала, пятый 109 и группа 77 информационных входов от про-: шестой 110 межканальные входы канала, цессора, группа 78 информационных вхо- первый межканальный выход 111 канала, . дов от устройства ввода-вывода (УВВ), аервый112 и второй 113 межканальные вхогруппы 79 информационных входов от бло- ды канала, первый 114 и второй 115 выходы

1751766

7 блока управления коммутацией, четвертый межканальный выход 116 канала, седьмой

117 и восьмой 118 межканальнbie входы вавшиеся непосредственно на входы первых вейтилей элементов И-ИЛИ-НЕ с второго 51 по четвертый 53, передаются на них канала, пятый межканальный выход 119 канала, девятый 120 и десятый 121 межка- . 5 нальные входы канала, шестой межканаль-. ный выход 122 канала, одиннадцатый 123 и двенадца1 ый 124 межканальные входы канала, четвертая группа 125 межканальных выходов канала и седьмая группа 126 межканальных входов канала.

Блок 33 управления коммутацйей каждого канала (фиг,3) содержит первый 127.1, второй 127,2 и третий 127.3 входные контак10 му,. второму и третьему входам блока 33, и первый 127.4 и второй 127.5 выходные контакты, подключенные соответственно к второму 115 и первому 114 выходам блока

При этом в первом канале (фиг.3) соеди-. нены попарно между собой второй входной контакт 127;2 с первым выходным контактом 127,4, а третий входной контакт 127.3вЂ”

25 с вторым выходным контактом 127.5. BO втором канале соединены попарно между собой первый входной контакт 127,1 с вторым выходным контактом 127.5, а третий входной контакт 127.3 вЂ” с первым выходным

30 контактом 127.4. В третьем канале соединены попарйо между собой первый входной контакт 127,1 с первым выходным контак том, а второй входной контакт 127,2 вЂ” с вторым выходным контактом 127,5, Блок 31 пуска счетчиков (фиг,4) содержит тритгер 128 пуска, элемент И вЂ” ИЛИ 129 и элемент HE 130, Информационный вход D, синхровход С и вход P сброса триггера 128 пуска совдинены с одноименными входами

4,85,17 и 71 соответственно блока 31 пуска

40 счетчиков, импульсный вход 91 которого соединен с первыми входами первого и второго вентилей элемента И вЂ” ИЛИ 129, своим выходом образующего выход блока 31. Выход триггера 128 пуска соединен с вторым входом первого вентиля элемента И вЂ” ИЛИ

129. Блокирующий вход блока 31 пуска счет, чиков через элемент HE 130 соединен с вто рым входом второго вентиля элемента

И вЂ” ИЛИ 129, Коммутатор 3 блокировки контроля предназначен для разрешения срабатывания контроля, т.е. для разрешения передачи результатов контроля на информационные

50 входы D1 вЂ” D3 регистра 5 контроля, во-первйх, в зависимости от состояния исправности блоков передающих информацию через интерфейс. Это осуществляется тем, что сигналы с выходов элементов И с первого 60 по третий 62, ранее (в прототипе) передаты. подключенные соответственно к перво- 15 через первую группу входов коммутатора 3 блокировки контроля всегда, когда коммута.торы 24 вЂ” 26 кодов состояний настроены на передачу кодов со своих входов с первого по (и+2)-й, Во-вторых, коммутатор 3 блокировки контроля обеспечивает передачу инверсного состояния сигналов с выходов коммутаторов 2 1-23 первого-третьего разрядов состояния процессора на входы первых вентилей соответственно второго-четвертого

51 вЂ” 53 элементов И-ИЛИ-НЕ всякий раз,. когда коммутаторы 24-26 кодов состояний настроены на передачу сигналов с шины нулевого потенциала, Поскольку процессор может работать . нетолько вте моменты времени, когда через: интерфейс передается информация процессора, но и в те моменты времени, когда, например, через интерфейс информация не передается (коммутаторы 24-26 настроены на передачу информации с шины нулевого потенциала). Это позволяет заранее обнаружить отказ (сбой) и соответствующим об-. разом на него отреагировать, т,е. увеличить оперативность контроля устройства, Блок 76 элементов НЕ предназначен .. для согласования уровней сигналов управления элементами И-ИЛИ-НЕ 51-53 и сигналов с выходов коммутаторов 21-23, так как при передаче этих сигналов через первую группу инфсрмационных входов коммутатора 3 блокировки контроля также инвертирование сигналов происходит на коммутаторах 24-26 кодов состояния..

Второй блок 73 сравнения предназначен для сравнения информации процессора, являющейся признаками результатов его работы, как во время передачи соответствующей информаций процессора через интерфейс, так и тогда, когда передача информации процессора не передается через интерфейс, но процессор производит переработку информации. При равенстве сравниваемой информации на выходе блока 73 сравнения нулевой, а при неравенствевЂ” единичный сигнал, Элемент И вЂ” ИЛИ-НЕ 45 управления контролем предназначен для передачи с инвертированием результатов контроля сравнением передаваемой через интерфейс информации (сигналы с выхода первого блока 32 сравнения) и результатов контроля сравнением информации процессора независимо от передачи ее через интерфейс (сигналы с выхода второго блока 73 сравнения). Управление передачей результатов

9 1751766 10 сравненйя соответствующей информаций соответствующих кодов на группе 85;3 вхопроизводится сОответствующими сигнала--, дов первой группы 85 управляющих входов ми на первом 85.25 и втором 85,26 входах кана. а управления контроля первой групйы 85 уп-, . Коммутатор 2 выходной информации равляющих входов канала. Таким образом, 5 осуществляет передачу информации с выхопри сравнении информации блоками 32 и 73 .да мажоритарного блока 44 информации сравнения на выходе элемента И вЂ” ИЛИ вЂ” НЁ (мажоритарный режим передачи информации) или с выходов коммутаторов 1 входной

45 единичный, а при неравенстве вЂ” нулевой уровни сигнала. - - . - : ..::. информации своего и соседних каналов (реРегистр 11 адреса признака прерыва- 10 жимы, поканальной передачи информации ния предназначен для приема, хранения и или передачи информации одного из канавыдачи адреса ячейки памяти, при обраще- лов в трех каналах) под управлением сигнании к которой необходимо вызвать преры- лов на выходах 114 и 115 коммутационного вание работы устройства, " ...",: - =блока 33 управления на информационные

Идентификация адреса ячейки памяти, 15 входы первого 6 и второго 7 буферных регипри обращении к которой должно быть выстров звайо прерывание; производится блоком 74 Коммутатор 4 осуществляет передачу сравнения адресов путем сравнения содер -: информации {под управлением сигналов на . жимого регистра 11 адреса признака преры- - входе 85.6 первой группы 85 управляющих вания с адресом" ячейки памяти, к которой 20 входов канала) с выходов первого 6 или втопроизводится обращение, . ::::(.";. рого 7 буферных регистров на информаци Поскольку обращение в памяти произ- онные входы коммутатора 28, блока 31 пуска счетчиков, регистров 10 вЂ” 14 и счетчиводится в режимах считывания команд и операндов, а также в режиме записи резуль- . ков 16 и 17. татов соответствующих. операций, то для 25 Регистр 5 контроля осуществляет запо - разделения этйх режимов для формироваминание результатов контроля, поступаюния сигнала соответствующего прерывания ..щих на его информационные входы D>-D4, в устройство введены регистр 10 управле- и диагностической информации о локализания признаком прерывания и дешифратор

75 признаков прерывания, Регистр 10 уп- 30 равления признаком прерывания предназначен для приема, хранения и выдачи кода: отказа (сигнал на входе 0g регистра 5 конпризнака режима работы с памятью; при троля). Синхронизацию запоминания рекотором необходимо вызывать прерывание, .: зультатов контроля осуществляют о синхросигналы на входе 85.1 группы 85 упа дешифратор 75 идентифицирует этот код по управляющим сигналам на входе 85.22 равляющих входов канала вплоть до фиксации отказа хотя бы на одном из выходов первой группы 85 управляющих сигналов канала. Q1-Оз регистра 5 контроля, что обеспечиваВ принципе для динамической коррек- - ется работой элемента И вЂ” HE 55 и элемента

ИЛИ 68 ции программ достаточно идентифициро- 40 выхода 85.2 группы 85 управляющих входов вания и записи данных расширяет функциональные возможности устройства, 45 так как оно может вызывать прерывания для вканалах А,,Б или В или отказу средств обще, т.е. улучшает удобство эксплуатации устройства, 50 контроля в соответствии с табл.1 и наличию

Устройство работает следующим абра-" "" " отказа уже зафиксированного в регистрах зом, 12-14, Код на вы:.одах Qg вЂ” Q регистра 5

Коммутатор 1 входной информации осу- . контроля идентифйцирует оборудование, в ществляет "передачу информации от внут -: котором возник обнаруженный отказ.

55 При отказе более чем в одном канале отказавший канал определяется тестированием, например, путем переключения устройства в поканальный режим работы ходной информации. мажоритарного блока

44 информации и на первую группу межка= " Буферные регистры 6 и 7 осуществляют нальных выходов канала под управлением {под воздействием сигналов на входах 85,4 вать только один из режимов (выборка командного слова из памяти), однако идентификация дополнительно режимов считы обхода отдельных ячеек, например неисправных, и упрощает программирование воренних узлов интерфейса и внешних устройств на соответствующие входы пер- вого блока. 32 сравнения, коммутатора 2 выции отказов (информация на входах D6 вЂ” Dm регистра 5) и состоянии контролируемого оборудования до обнаружения очередного

Установка регистра 5 контроля в исходное нулевое состояние производится с помощью элемента ИЛИ 69 либо сигналом с канала, либо сигналом с выхода элемента

ИЛИ 72.

Единичная информация на выходах Q>Qs регистра 5 контроля соответствует отказу

1751766

12 и 85.5 группы 85 управляющих" входов кана- ного) канала, что обеспечивается установ ла) либо временное хранение информации кой единичной информации на выходе бло(наличие упомянутых сигналов), либо про- ка 8 вентилей одного канала, нулевой пуск ее беэ запоминания, :: .;.".: .: . информации вЂ” второго канала и истинной

Использование двух буферных регист- 5 информации вЂ” третьего (исправного) канаров повышает пройзводительность устрой- . ла. ства путем распараллеливания. передачи Регйстр 12 состояния памяти предназинформации, при этом. информация с выхо- . начен для приема, хранения и выдачи инда первого буферного регистра 6 подается формации "о состоянии блоков памяти, на информационный выход 83 канала и на 10 информация которых передается через ининформационные входы счетчиков адресов . терфейс. Состояние регистра 12 использу18 команд и 19 данных. Кроме того, инфор- -. ется вустройстве для управления передачей мация с выходов буферных регистров 6 и 7 информации через интерфейс, а также для подается на информационные входы комму- управления контролем информации, пере татора 4.: . ": 15 даваемой через йнтерфейс, и блоков-исБлок 8 вентилей формирует сигналы уп- точников этой информации. Каждая равления коммутатором 2 выходной инфор- трехразрядная зона регистра 12 указывает мации в зависимости от сигналов на - состояние исправности соответствующего выходах коммутаторов 24-26 кодов состоя- блока памяти и уйравляет.контролем и ре ний, определяющих состояние сигналов на 20 конФигурацией тракта передачи информа-, выходах элементов И 60 вЂ” 65 и элемента И- ции при обращении к соответствующему

ИЛИ вЂ” НЕ 49, ... . блоку памяти.

Для передачи информации каналов че- Табл.2 поясняет назначение кодовтрехрез коммутатор 2 выходной информации no разрядных зон регистра 12. мажоритарному:принципу на выходе эле- 25 Перед началом работы регистр 12 сбрамента И-ИЛИ вЂ” НЕ 49 вырабатывается низ- . сывается сигналом с выхода элемента ИЛИ

: кий уровень сйгнала, обеспечивающий . 71. Результаты начальной настройки уст, нулевые сигналы на выходах блока 8 венти- ройства (будет описано ниже) и результаты лей (на вторые входы 86.5 имитацйи единиц тестирования всех блоков памяти записыва, и 86.8 имитации нулей группы 86 управляю- 30 ются в регистр 12 состояния памяти, постущих сигналов, за исключением случаев, пая на его информационный вход с группы ,.описанных ниже, постояннолоступаютеди- 77 входов канала через коммутатор 1. мажо:, ничные сигналы). При передаче информации ритарный блок 44, коммутатор 2, регистр 6 ,.: через коммутатор 2 из одного какого-либо к и коммутатор 4. анала на выходе элемента И-ИЛИ вЂ” НЕ 49 35 . Регистр 13 состояния УВВ работает присутствует единичный сигнал, поэтому идентично трехразрядной зоне описанного . состояние сигналов на выходах блока 8 регистра 12, Отличие составляет начальная

; ... вентилей однозначно соответствует состо- установка регистра 13, которая происходит янйю сигйалое на выходах элементов И по сигналу с выхода элемента ИЛИ 72, 63 вЂ” 65.: . 40 Первый регистр 14 состояния процессоСигналы с выходов блока 8 вентилей ра идентифицирует состояние процессора, йередаются через мажоритарные элементы его назначение и работа идентичны работе

9.1-9,3 блока 9 по мажорйтарному принци- вЂ” одной трехразрядной зоне регистра 12, опипу с ийвертировайием сигнала. Для провер- санной выше. Поскольку процессор являетки работоспособности мажоритарных 45 ся основным управляющим звеном, то элементов 9.1-9. 3 блока 9, а также для фор- отказы трех каналов процессора (код "000" мирования истинной информации на выхо- в регистре 14), как правило, приводит к отдах, блока 9 мажоритарных элементов при казу системы в целом, за исключением слуотказе средств реконфигурации устройСтва " чаев, когда отказывают отдельные разряды не более чем в двух каналах интерфейса 50 выходных шин процессора, С целью возвраиспользуются сигналы на вторых входах . та устройства к работоспособной конфигу86.5 имитации единиц и 86.6 имйтации ну-, рации при отказе в двух каналах процессора лей группы 86 управляющих входов канала.: используется второй регистр 15 состояний, При формировании нулевых сигналов на процессора, работа которого производится . втором входе 86.5 имитации единиц водном 55 совместно с коммутатором 28 перестройки канале и втором входе 86.6 имитации нулей - процессора в двух режимах вЂ” в режиме зав другом канале на выходах блоков 9 мажо- писи информации, когда коммутатор 28 перитарных элементов во всех трех каналах редает информацию с первой группы формируется истинная информация информационных входов, или в режиме средств реконфигурации третьего (исправ- кольцевого сдвига, когда коммутатор 28 пе1Т51766

13 14 редает информацию с выхода на информа- . ции процессора, а следующие два раэрядавЂ” ционный вход регистра 15 со сдвигом (кольцевым) на один разряд. исправной конфигурации блока памяти.

Состояния этих пар разрядов дешифриЗаписываемая в регистр 15 информа- руются дешифратором 37 состояния процессора и дешифратором 36 состояния блока памяти. При этом процессор и блок памяти подключается к интерфейсу по мация зависит от информации, заносимой в 5 регистр 14, и производится в соответствии с таблицей 3.

Режим записи или сдвига в регистр 15 жоритарному принципу при равенстве укавое состояние производится сигналом с вь)- - . состояние, а состояние "11" триггеров 38 и хода элемента ИЛИ 71. Поскольку счетчик 35 39 указывает причину установки в исходное

16 используется кроме этого и в качестве : состояние. части "сторожевого таймера" (будет оййса- " Для задания соответствующихинтервано ниже), то в него предусмотрена запись лов работы "сторожевого таймера" в счетинформации (кода пересчета счетчика), по- чики 16 и 17 производится запись соотдаваемой íà его информационный вход с 40 ветствующих кодов, задаваемых на одном одного из источников коммутатора 1 и син- из входов коммутатора 1, Поскольку счетчихронизируемой сигналом на входе 85.18 ка- ки 16 и 17 могут сами обеспечивать сигналы нала.; .- . ::.. сброса на выходе элемента ИЛИ 72, то

Сигналы с выхода переполнения счетчи- " сброс этих счетчиков производится сигналака 16 передаются ерез коммутатор 30. йа 45 ми с выхода элемента ИЛИ 71; счетный вход счетчика 17 состояний через Счетчик 18 адресов команд (счетчик 19 элемент ИЛИ-НЕ 59 и мажоритарный эле- " адресов данных) предназначен для формимент46 на вход элемента ИЛИ 72 для форми- рования адресов команд(данных) при обрарования сигналов сброса, если отсутствует щении за йими к памяти либо для адресации сигнал на входе 89 канала..: 50 элементов массивов дайных при перемещении их в памяти., Счетчик 17 состояний формирует коды " Занесение начальных адре ов в счетчик реконфигурации процессора и блока памя- 18 (19) производится следующим образом. ти,идентифицируемого первойтрехразряд-:: Код начального адреса с групп 77 или 79 ной зоной регистра 12. при выборе 55 информационных вхоДов устройства через исправной конфигурации блоков при вклю- " коммутаторы 1, мажоритарный блок 44 инчении интерфейса в работу, При начальной " формации,: коммутатор 2 и буферный ренастройке исправной конфигурации блоков:- гистр 6 подается на информационные входы младшие два разряда счетчика 17 состояний D счетчика 18 (19), на синхровход С которого определяют выбор исправной конфигура - подается синхросигнал по входу 85.7 (85,10) определяется состоянием выхода мажори-:. занных пар разрядов коду "00", при коде тарного элемента 48 и, соответственно, 10 "01" происходит работа от первого канала . триггеров 40 и 41 управления реконфигура- . .-процессора (блока памяти), при коде "10"вЂ” цией процессора. Поскольку при кодах отвторогоканала,априкоде "11"-оттреть"ООО", "001", "010" и "100" в регистре 14 его канала процессора(блока памяти), блокируется контроль процессора и, соот- Кроме того, все разряды счетчика 17 советственно, возможность включения триг- 15 стоянйй совместно со счетчиком 16 временгеров 41 и 40, то в этом случае исключается ных интервалов в устройство выполняют переключение работы регистра 15 в режим . роль "сторожевого таймера", переполнение

" кольцевогосдвигаиуправлениеработойин- . которого используется для формирования терфейса от регистра 15. Поэтому указан-: временных меток, передаваемых на выход ные коды для табл.3 безразличны.: 20 95 канала (при отсутствии сигнала на входе

Первый (второй) регистр 14 (15) состоя- 90 устройства), либо для приведения устройний процессора устанавливается в исход- ства в исходное состояние путем его сброса ное состояние сигналом с выхода элемента и установки кода "11" на выходах 92,1 и 92,2

71 (72) ИЛИ.. - кода начальйой установки канала (llpM едиСчетчик 16 временных интервалов фор- 25 ничном сигнале на входе 90 канала). мирует временные метки, определяющие Использование "сторожевого таймера" время тестирования устройства при каждой для начальной установки устройства происего конфигурации, т,е. является делителем ходит в тех случаях; когда для выполнения частоты для Сигналов частоты задающего отдельных подпрограмм выделяется задан- генератора, поступающих на счетный вход 30 ное время, Невыполнение этих подпрогсчетчика со входа 91 канала через блок 31 рамм классифицируется как сбой пуска счетчиков, программы, и переполнение "сторожевого

Установка счетчика 16 в исходное нуле- таймера" приводит устройство в исходное

1751766

50 кода через коммутаторы 24-26 является

55 шина нулевого потенциала, Поэтому инсигнала записи первой группы 85 управляющих входов канала, по которому начальный адрес записывается в счетчик 18 (19), При подаче синхросигнала на вход 86,8. (85.11) увеличения содержимого счетчика первой группы 85 управляющих входов канала содержимое счетчика 18 (19) увеличи вается на единицу, Уменьшение на единицу содержимого счетчика 18 производится подачей сигнала на вход 85.9 группы 85 входов устройства, Установка в исходное нулевое состояние счетчиков 18 и 19 производится сигналом с выхода пятого элемента,ИЛИ 72.

Для запоминания в памяти адреса очередной команды он с выхода счетчика 18 адресов команд передается на группу 83 информационных выходов устройства через коммутатор 1, мажоритарный блок 44 информации, коммутатор 2 и буферный регистр 6.

Передача адресов команд или данных с выходов счетчиков 18 и 19 на группу 96 адресных выходов канала производйтся через коммутатор 27 адреса и мажоритарный блок 42 адреса, При нулевом сигнале на входе 85,12 первой группы 85 управляющих входов канала через коммутатор 27 адреса передается содержимое счетчика 18 адреса команд, а при единичном сигнале вЂ” содержимое счетчика 19 адреса данных.

Коммутатор 20 состояний блока памяти предназначен для передачи на соответствующие информационные входы коммутато ров 24-26 кодов состояния кодов, идентифицирующих состояние первого бло- ка памяти, либо с выходов дешифратора 36 состбяний блока памяти в режиме работы начальной. настройки исправной конфигурации блоков при низком уровне сигнала на первом управляющем входе 89 канала, либо с выходов первой трехразрядной зоны регистра 12 состояний памяти в процессе основной работы устройства при единичном сигнале на первом управляющем входе 89 4 канала, Из сказанного следует, что признаком задания режима работы устройства по начальной настройке исправной конфигурации подключаемых блоков либо основной его работы по передаче информации между блоками через интерфейс является отсутствие или наличие сигнала на первом управляющем входе 89 канала.

Коммутаторы первого 21, второго 22 и третьего 23 разрядов состояния процессора предназначены для передачи на соответствующие информационные входы коммутаторов 24-26 кодов состояния кодов, идентифицирующих состояние процессора, либо с выходов дешифратора 37 состояний проц.".ссора в режиме начальной настройки исправной конфигурации процессора при нулевом сигнале на первом управляющем входе 89 канала(состояние сигнала на выходе мажоритарного элемента 48 управления перестройкой процессора в данном режиме на работу коммутаторов 21-23 не оказывает влияния, поскольку выходы дешифратора 37 сОстояний процессора подключены к первым "0" и вторым "1" информационным входам коммутаторов 21-23), либо с выходов первого регистра 14 состояний процессора в режиме основного функционирования интерфейса при единичном сигнале на первом управляющем входе 89 канала и нулевом сигнале на выходе мажоритарного элемента

48 управления перестройкой процессора, либо с выходов второго регистра 15 состояний процессора в режиме настройки исправной конфигурации процессора при его отказах в двух каналах, что определяется единичйым состоянием сигналов на первом управляющем входе 89 канала и на выходе мажоритарного элемента 48.

B табл,4 приведены источники информации, передаваемой через коммутаторы

21 вЂ” 23, и условия передачи этой информа- . ции.

Первый 24, второй 25 и третий 26 коммутаторы кодов состояний предназначены для передачи содержимого регистра 12 состояний памяти или кода с выхода дешифратора 36 состояний памяти, содержимого регистра 13 состояний УВВ и содержимого первого регистра 14 состояний процессора, или информации с выходов дешифратора 37 состояний процессора, или кода с выходов второго регистра I5 состояний процессора, либо нулевого кода (состояния шины нулевого потенциала) на первые входы соответственно четвертого 63, пятого 64 и шестого 65 элементов И, а инверсных значений этих кодов вЂ” на первые входы соответственно первого 60, второго 61 и третьего 62 элементов И. Выбор информационного входа коммутаторов 24-26 кодов состояния для передачи информации соответствующего источника осуществляется кодом на выходе преобразователя 34 кодов, При передаче содержимого регистра 5 контроля, счетчика 18 адресов команд или счетчика 16 временных интервалов и счетчика 17 состояний источников кода для передачи формация данных узлов интерфейса передается на его группу 83 информационных выходов по мажоритарному принципу, а средства контроля в момент передачи их информации могут разрешать только конт1751766 синхросигналы на счетнйй вход счетчика 17 роль процессора вторым блоком 73 сравнения, поступают с выхода переполнения счетчика

Передаче информации соответствую- 16,;:: при сбросе канала сигналом, поступивщего источника через устройство (и, соот- . шим на вход 87.2 устройства, синхросигнаветственно, через коммутатор 1 входной 5 лы на счетный вход счетчика 17 поступают информации) сопутствует выработка соот- с выхода блока 31 пуска счетчиков, минуя ветствующих сигналов на группах 85.3 и счетчик16временныхинтервалов(обеспе85.13 управляю@их входов канала, старших чивается низким уровнем сигналов на выразрядахгруппы96адресныхвыходовкана- ходе элемента И-НЕ 57 и на входе 89 . ла и на группе 97 выходов управляющих 10 канала). сигйалов памяти (предполагается, что стар- .. Блок 31 пуска счетчиков (см, фиг.4) предшие разряды группы 96 адресных выходов назначен для разрешения или блокировки канала обеспечивает выбор одного из n Gno- пропуска сигналов тактовой частоты с входа ков памяти, а младшие разряды вЂ” соответ- . 91 частоты задающего генератора канала. ствующуюячейкуэтого блока памяти). 15 При низком уровне сигнала на первом

Данные сигналы преобразуются блоком управляющем входе 89 канала (режим ис34вкодуйравлеййякоммутаторами24 вЂ” 26в ходной настройки работоспособной соответСтвиистабл.5, .: конфигурации интерфейса и блоков, подКоммутатор 29 сигналов переполнения" ключаемых к интерфейсу) сигналы тактовой счетчика"17состояний предназначендля пе- 20 частоты с входа 91 канала устройства на

: .. редачи элементом 47 сигнала переполнения выход блока 31 пуска счетчиков передаются счетчика 17 на выход 95 временных меток безусловно, поскольку высокий уровень сигканала при нулевом сигнале на втором уп-. нала на выходе элемента НЕ 130 открывает . равляющем входе 90 канала либо на третий второй вентиль элемента И вЂ” ИЛИ 129. вход пятого элемента ИЛИ 72 и на вторые 25 При высоком уровне сигнала на перво .1 входы установки единичном сигнале на вто- управляющем входе 89 канала второй венром управляющем входе 90 канала, Таким тиль элемента И вЂ” ИЛИ 129 закрыт и импульобраэом,подуправлением сигнала на входе сы частоты задающего генератора.с входа

90 канала производится либо установка ус- . 91 канала на выход блока 31 пуска счетчиков тройства в исходное состояние с выработ- 30 передаются только при включенном триггекой кода "t1" на выходах 92,1 и 92.1 канала, ре 128 пуска счетчиков, При начальном, либо формирование сигнала на выходе 95 сбросе устройства триггер 128 устанавливаканала, который может использоваться для ется в исходное выключенное состояние прерывания работы устройства.. сигналом с выхода четвертого элемента

Коммутатор 30 сигналов переполнения 35 ИЛИ 71. Для включения триггера 128 на его счетчика 16 временных интервалов пред- информационный вход 0 подается единичназначен для подачи на счетный вход счет.- . ный сигнал, а на синхровход С триггера 128вЂ” чика 17 состояний и на инверсный вход синхросигнал с четвертого входа 85.17 синвторого элемента ИЛИ-НЕ 59 синхросигна- хронизации первой группй 85 управляющих лов либо с выхода переполнения счетчика 40 входов канала.

16 временных интервалов при нулевом сиг- . Первый блок 32 сравнения предназнанале на выходе первого элемента ИЛИ-НЕ" . чен для сравнения информации двух сосед58, либо с выхода блока 31 пуска счетчиков, них каналов и выработки нулевого сигнала соединенного со счетным входом счетчика на своем выходе при равенстве информа16 временных интервалов. Таким образом, 45 ции и единичного сигнала вЂ” при неравенсткоммутатор 30 регулирует частоту синхро- ве информации двух кайалов. сигналов на счетном входе счетчика 17 и Коммутационные блоки 33 управления инверсном входе элемента ИЛИ-НЕ 59, ко- . (фиг.1 и 3) предназначены для коммутации торая равна либо частоте синхросигналов сигналов, формируемых.на выходах манавходе91 канала,либоуменьшенав2" раз, 50 жоритарных элементов 91,вЂ” 9,3 блока 9 где г вЂ” разрядность счетчика 16 временных мажоритарных элементов с целью преобраинтервалов, Различная частота изменения зования этих сигналов (зависящих от состосостояния счетчика 17 (частота реконфигу- - яния соответствующих трехразрядных зон рации процессора и первого блока памяти регистра 12 состояния), одинаковых во всех при начальной настройке исправной конфи- 55 трех каналах, в соответствующие различные гурации соединения их с интерфейсом) оп- в трех каналах сигналы управления коммуределяется условием формирования татором 2 выходной информации, Данное сигналов сброса на входах 87.1 и 87.2 сбро- преобразование происходит при передаче са канала, При сбросе канала устройства через коммутаторы 24-26 кодов, равных. сигналом, поступившим íà его вход 87,1, - "100","010" или "001",прикоторыхтребует1751766 ся перестройка различных каналов устройства на передачу информации только от од ного из трех оставшегося исправным блока-источника информации. В этом случае на выходах 114 и 115 коммутационных блоков 33 в трех каналах устройства формируются коды в соответствии с табл.6.

Дешифратор 35 отказов преобразует коды результатов сравнений в инверсйое значение унйтарного кода, идентифицирующего отказавший канал в соответствии с табл.7, при нулевом значении сигнала на выходе первого элемента И-ИЛИ-НЕ 49, когда йсправны как минимум два канала блоков-йсточников контролируемой информации. При единичном значении сигнала на выходе первого элемента И вЂ” ИЛИ вЂ” HE 49, когда имеется отказ не менее чем в двух каналах блоков-источников контролируемой информации либо когда работа устройства производится поканально (передача информации каждого канала осуществляется независимо от других каналов), дешифрация состояния сигналов на информационных входах Dp вЂ” Dz дешифратора 35 отказов бло кируется, Назначение дешифраторов состояния

36 памяти и 37 процессора состоит в преобразовании кодов соответствующих зон счетчика 17 состояний (см. пояснение работы счетчика 17 состояний) в трехразрядные унитарнйе коды, управляющие перестройкой процессора и блока памтяи при начальной настройке исправной конфигурации устройства, т.е, при нулевом сигнале на первом управляющем входе 89 канала, При единичном состоянии сигнала на входе 89 канала (режим основного функционирования устройства) дешифраторы 36 и 37 в работе устройства не участвуют, поэтому их состояние в данном режиме безразлично.

Первый 38 и второй 39 триггеры сброса предназначены для фиксации и индикации сигналов начальной установки устройства, Состояния триггеров 38 и 39 могут, во-первых, идентифицировать предысторию работы устройства, во-вторых, использоваться для занесения в счетчик 18 адресов команд начальных адресов подпрограмм, соответ : ствующих каждому из сигналов начальной установки. В устройстве и редусмотрен ы четыре случая начальной установки, каждый из которых определяется соответствующими сигналами.

1. Началу работы устройства предшествует сигнал сброса, поступающий в устройство по первому входу 87.1 сброса (который триггеры 38,и 39 сброса устанавливают в состояние "1"). Он, поступая на выходы чет40

50 элемента И-НЕ 57 формируется нулевой потенциал, а на выходе первого элемента

ИЛИ вЂ” НЕ 58 вЂ” единичный потенциал, так как на первом управляющем входе 89 канала присутствует нулевой потенциал до тех пор, пока интерфейс не настроится на исправную конфигурацию внешних блоков, При единичном сигнале на выходе первого элемента ИЛИ-НЕ 58 коммутатор 30 передает сигналы на счетный вход счетчика 17 состояний и на инверсный вход второго элемента

ИЛИ-HE 59 сигналы с выхода блока 31 пуска счетчиков, а не с выхода переполнения счетчика 16 временных интервалов. Частота сигналов на выходе коммутатора 30 равна частоте сигналов задающего генератора на входе 91 канала, поэтому настройка устройства на исправную конфигурацию при несанкционированных прекращениях его работы происходит в 2 раза быстрее, чем при настройке перед началом основного функционирования, что особенно важно вертого 71 и пятого 72 элементов ИЛИ, устанавливает все элементы памяти устройства в исходное состояние. Кроме того, сигналы с выхода пятого элемента ИЛИ 72

5 поступают на выход 94 сброса канала для приведения в исходное состояние блоков, подключаемых к устройству.

При этом на выходе четвертого элемента И вЂ” НЕ 57 вырабатывается единичный потенциал, а на выходе первого элемента

ИЛИ вЂ” НЕ 58 вЂ” нулевой потенциал, по кото- рому на выход коммутатора 30 будут поступать сигналы с выхода переполнения счетчика 16 временных интервалов, т,е. ча15 сота поступления сигналов на счетный вход счетчика 17 состояний и на инверсный вход второго элемента ИЛИ-HE 59 в 2 раза меньше частоты сигналов задающего генератора на входе 91 канала, После поступления сиг-

20 нала сброса устройства по первому входу

87.1 сброса устройство начинает работу в режиме начальной настройки исправной конфигурации сопрягаемых с интерфейсом блоков, как будет описано ниже, 25 2, При возникновении в процессе работы устройства нештатных ситуаций, приводящих к искажению информации как в самом устройстве, так и в сопрягаемых с ним блоках, например кратковременного

30 пропадения напряжения по цепям питания,, установка устройства в исходное состояние и его начальная настройка начинается по сигналу, поступающему по второму входу

87.2 сброса канала. Отличие воздействия на устройство данного сигнала от описанного выше состоит в том, что он идентифицируется состоянием "01" триггеров 38 и 39 соответственно. При этом на вых;-.де четвертого

1751766 при работе устройства в контуре управле- соответствующих кодов в счетчик 18 адрениятехнологическимпроцессом, прекраще- сов команд, Таким образом, состояние три :. аров 38 и 39 отказов определяет возние которого экономически невыгодно, либо при работе устройства в медицинской никающие в устройстве ситуации аппаратуре, могущей повлиять на здоровье 5 Установка триггеров 38 и 39 сброса и человека. исходное состояние "00" производится сигналом по второму входу 85,16 установки

3, Время поиска исправной конфигурапервой группы 85 управляющих входов кации, стыкуемых к интерфейсу блоков (контроль работоспособности блоков, например тестирование, обеспечивается самими бло- 10 ками, передача информации между которыми осуществляет интерфейс, причем если за нала, Первый триггер 40 перестройки процессора управляет перестройкой процессора при втором отказе (отказе процессора в двух каналах), Признаком второго отказа время тестирования не получена норма резафиксированного интерфейсом, является зультатов контроля, то интерфейс автомативключенный второй триггер 41 управления перестройкой процессора, а признаком точески изменяет конфигурацию соединений 15 между процессором и тестируемым блоком памяти, формирует сигнал сброса на ro, что отказавший блок вЂ” это процессор, выходе пятого элемента ИЛИ 72, сбрасы- является сигнал на выходе Qc, регистра 5 отказов. В этом случае на выходе восьмого вает соответствующие элементы памяти интерфейса, формирует сигнал сброса на 20 элемента И 67 формируется единичный сигвыходе 94 канала и продолжает работу с нал, который через мажоритарный элемент этого исходного состояний) определяет ча48 управления перестройкой процессора стота сигналов на выходе коммутатора 30, поступает нэ информационный вход D перкоторые на вход пятого элемента ИЛИ 72 вого триггера 40 управления перестройкой йоступают через второй элемент ИЛИ-НЕ 25 процессора и заносится в него по заднему фронту сигнала на его синхровходе С. Син59 и первый мажоритарный элемент 46 нахросигналами для триггера 40 являются импульсы на входе 91 частоты задающего генератора канала.

Единичное состояние сигналов на выхочальной установки, Данный сигнал не изменяет состояния первого 38 и второго 39 триггеров сброса, поэтому цикл работы повторяется с прежним их состоянием и про- 30 де мажоритарного элемента 48 (второй отказ процессора) и на выходе триггера 40 текает так, как описано выше. Отличия при этом составляет лишь состояние первых че(второй отказ процессора засинхронизиротырех разрядов счетчика 17 состояний, onределяющих конфигурацию соединений . процессора и блока с интерфейсом в режи- 35 ме начальной настройки, как будет описано ниже, 4. При возникновении нештатных ситуван синхросигналом частоты задающего генератора) разрешает прохождение этих синхросигналов (полноценных сигналов во всех трех каналах, которые могли формироваться при отсутствии триггера 40) через седьмой элемент И 66 и третий элемент аций типа ухода с программы (контроль хода

ИЛИ 70 на синхровход С второго регистра

15 состояний процессора, который в этом случае работает в режиме кольцевого сдвипрограммы производится "сторожевым тай- 40 мером" вЂ” счетчики 16 и 17 устройства, в которые заносятся уставки, определяющие время выполнения каждой программы или ra, подпрограмм), когда очередная уставка до Установка триггера 40 в исходное нулепереполнения счет ика 17 в него не внесе- 45 вое состояние производится сигналом с вы-. на, происходит переполнение счетчика 17, а хода пятого элемента ИЛИ 72, его сигнал переполнения, пройдя через вто- Установка триггера 41 в исходное нулерой мажоритарный элемент 47 начальной вое состояние производится: одновременно, установки и коммутатор 29, поступает нэ с обнулением регистра 5 отказов (см, выше), соответствующие входы пятого элемента 50 а установка в единичное состояние будет

ИЛИ 72 и первого 38 и второго39триггеров описана ниже при пояснении работы элесброса, устанавливая их в состояние "11". В мейта И вЂ” ИЛИ 50, данном режиме работы на первом управля- Мажоритарный блок 42 адреса (43 упющем входе 89 канала присутствует сигнал равления) предназначен для передачи адре. высокого уровня, поэтому работа устройст- 55 сов (управляющих сигналов) íà rpynny 96 ва в данном случае определяется состояни- - адресных выходов (группу 97 выходов упем регистров 12 вЂ” 15, а не состоянием равляащих сигналов памяти) канала с выхосчетчика 17, При таких "мягких" отказах ти- дов коммутатора 27 адреса (группы 101 па сбоев (откэзов) в программе производит- входов управляющих сигналов памяти канася смена программ путем занесения ла) по мажоритарному принципу (no "2 из

23 1751766

3-х") или с перестройкой блока 42 (43) на передачу информации из одного любого канала в три канала или поканально, Перестройка мажоритарных блоков 42 и 43 производится сигналами с входов 86.1 вЂ” 86.3 второй группы 86 управляющих входов канала.

При передаче сигналов через мажоритарный блок42(43) по "2 из3-х" на вход86.1 имитации "0" группы 86 входов канала подается потенциал единичного сигнала, а на вход 86.2 имитации "1" и первый вход 86,3 выбора работы канала вЂ” потенциалы нулевого уровня. В этом случае на выходах мажоритарных блоков 42 и 43 формируются сигналы, значение которых равно значению одноименных сигналов двухиз трех каналов на входах блоков 42 и 43, что соответствует их работе по мажоритарному принципу, Для передачи сигналов с выходов коммутатора 27 адреса (входов 101 канала) одного канала устройства на выходе блоков 42 (43) всех трех каналов устройства необходимо в данном канале работу блока 42 (43) организовать в мажоритарном режиме, как сказано выше, в другом канале сигналы на входах 86.1, 82,2 и 86,3 группы 86 должны иметь значение "000", а в третьем каналевЂ” значение "110". .Состояние сигналов на входах 86,1 вЂ” 8,63 группы 86 во всех трех каналах устройства при передаче информации с первого, второго или третьего канала в три канала поясняется табл.8.

Для передачи адресов управляющих сигналов (на выходы мажоритарного блока

42 (43) поканально сигналы на входах 86,186.3 группы 86 должны во всех трех каналах иметь значение "101", Для выдачи на выходы мажоритарных блоков 42 и 43 соответствующего канала устройства потенциальных сигналов логического нуля или логической единицы на входах 86,1, 86.2 и 86.3 группы 86 входов в соответствующем канале устройства должны устанавливаться соответственно коды

"001" и/или "111".

Таким образом, мажоритарные элементы блоков 42 и 43 обеспечивают преобразование входных сигналов по мажоритарной логике, передачу сигналов одного любого канала во все три канала устройства, а также поканальную передачу сигналов.

Это обеспечивает как передачу функциональных сигналов с выходов комму.|"атора

27 и входов 101 устройства, так и передачу потенциальных сигналов логического нуля или логической единицы, что дает возможность организовать полную проверку мажо40

56, Второй 51 вЂ” четвертый 53 элементы ИвЂ”

ИЛИ-НЕ предназначены для передачи инверсного состояния сигналов контроля с соответствующих выходов дешифратора 35 контроля на информационные входы D1 вЂ” 0з регистра 5 контроля при отсутствии сигналов на выходах соответственно первого 60, второ, о 61 и третьего 62 элементов И, если через коммутаторы 24 вЂ” 26 передается информация не с шины нулевого потенциала, или при единичном состоянии выходов коммутаторов 21-23 (сигналы отсутствуют на выходах блока 76 элементов Н Е), если через коммутаторы 24 вЂ” 26 передается информация с шины нулевого потенциала (в первом случае через коммутатор 3 г1ередаются сигналы с выходов элементов И 60 вЂ” 62, а во втором вЂ” с выходов коммутаторов 21-23 через блок 76 элементов НЕ), При наличии сигнала на выходе первого (второго или третьего) элемента И 60 (61 или 62) или на выходах блока 76 элементов НЕ на выходе элемента И--VlJlN вЂ” НЕ 51 (52 и 53) устанавлиритарных элементов при наличии таковых в блоках памяти, Мажоритарный блок 44 информации предназначен для передачи по мажоритарному принципу информации с выходов коммутатора 1 входной информации и межканальных входов 81 и 82 канала на соответствующий вход коммутатора 2, Мажоритарные элементы 46-48 предназначены для передачи соответствующих сигналов по мажоритарному принципу, Первый элемент И-ИЛИ-НЕ 49 предназначен для управления работой коммутатора 2 (через блоки 8 вентилей и 9 мажори15 тарных элементов, а также через коммутационный блок 33 управления вЂ” по входам So и $1 коммутатора 2) и для блокировки работы дешифратора 35 отказов при наличии отказов более чем в одном канале соответ20 ствующего блока, Работу первого элемента

И-ИЛИ-НЕ 49 рассмотрим при описании назначения элементов И 60 вЂ” 65.

Элемент И вЂ” ИЛИ 50 предназначен для включения второго триггера 41 управления

25 перестройкой процессора при отказе процессора в двух каналах, Признаком отказа более чем в одном канале устройства является единичное состояние первого 01, второго СЬ и третьего Оз выходов регистра 5

30 отказов либо наличие сигнала хотя бы на одном из выходов 0 -Qз регистра 5 отказов, приводящих к формированию сигнала на выходе первого элемента ИЛИ 68, и наличие единичного сигнала на выходе 05 регистра отказов, запись которого в регистр 5 производится с выхода третьего элемента И-НЕ

1751766

Четвертый элемент И-НЕ 57 формирует " нулевой сигнал на втором входе первого 40

55 вэется сигнал низкого уровня, т.е. блокируется запись результатов контроля соответствующего канала в регистр 5, Это производится тогда, когда в регистрах 12-14 уже зафиксирован отказ данного канала блока-источника информации.

При отказе блоков 32 или 73 сравнения в каком-либо канале на выходе "3", "5" или

"6" дешифратора 35 отказов вырабатывается сигнал низкого уровня, который инвертируется первым элементом И-НЕ 54 и запоминается в регистре 5-контроля. После запоминания в регистре 5 контроля информации об отказе средств контроля на выходе элемента И-НЕ 54 постоянно устанавливается единичное состояние, что исключает потерю информации об отказе средств контроля.

Второй элемент И вЂ” HE 55 предназначен для передачи с инвертированием синхросигнала с первого входа 85.1 группы 85 на синхровход регистра 5 контроля, если в нем не зафиксирован отказ какого-либо блока, т.е, íà его выходах О1-Оз и соответственно на выходе первого элемента ИЛИ 68 сигналы отсутствуют.

Третий элемента И-ДНЕ 56 предназначен для выработки сигнала, если хотя бы в одном канале блока-источника информации зафиксирован отказ соответствующим кодом регистра 12, 13 или 14, Сигнал с выхода элемента И-НЕ 56 запоминается в пятом разряде регистра 5 контроля и при наличии единицы хотя бы на одном из выходов О вЂ”

Оз регистра 5 (и, соответственно, на выходе первого элемента ИЛИ 68) обеспечивает срабатывание элемента И-ИЛИ 50 и включение триггера 41. элемента ИЛИ-НЕ 58 только при состоянии

"01" триггеров 38 и 39 сброса, Первый элемент ИЛИ вЂ” ME 58 формирует единичный сигнал на управляющем входе коммутатора

30 только при низких уровнях сигналов на выходе четвертого элемента И-HE 57 (работе устройства предшествовал сигнал сброса на втором входе 87.2 сброса канала) и на первом управляющем входе 89 канала (устройство работает в режиме настройки исправной конфигурации стыкуемых с интерфейсом блоков).

Второй элемент ИЛИ-Н Е 59 предназначен для формирования сигналов сброса устройства в режйме начальной настройки (низкий уровень сигнала на первомуправляющем входе 89 канала) при появлении синхросигналов на выходе коммутатора 30 сигналов переполнения счетчика 16 временных интервалов {за время тестирования бло25

30 ков не получена норма результатов контроля).

Первый 60, второй 61 и третий 62 элементы И предназначены для передачи инверсного, а четвертый 63, пятый 64 и шестой

65 элементы И предназначены для передачи прямого значения соответственно первого, второго и третьего разрядов соответствующих зон, регистра 12, либо регстров 13-15, либо выходов дешифраторов 36 и 37 и передаваемых через коммутаторы 24, 25 и 26 кодов состояний соответственно при работе устройства в мажоритарно-резервированном режиме, т.е. при высоком уровне сигнала на втором входе 86.4 поканальной работы второй группы 86 управляющих вхо: дов канала. При низком уровне сигнала на входе 86.4 группы 86 входов канала на прямых выходах всех элементов И 60-65 формируются нулевые сигналы, на инверсных выходах элементов И 63 вЂ” 65 вЂ” единичные сигналы, на выходе элемента И-ИЛИ вЂ” НЕ 49 формируется единичный сигнал, а на выходах 114 и 115 коммутационных блоков 33 в всех каналах вЂ” нулевые сигналы, что настраивает коммутаторы 2 во всех трех каналах интерфейса на передачу информации с выходов коммутаторов 1 входной информации (поканальный режим работы).

При работе устройства в мажоритарнорезервированном режиме на прямых выходах четвертого 63 вЂ” шестого 65 элементов И формируется коды в соответствии с табл.2, а на выходах первого 60 вЂ” третьего 62 элементов И вЂ” инверсные значения этих кодов.

При наличии отказа в каком-либо канале("0" в табл,2) на выходе соответствующего элемента И 60 вЂ” 62 вырабатывается единичный сигнал, передаваемый через коммутатор 3 и . обеспечивающий подачу нулевого сигнала на выход соответствующего элемента ИИЛ И-HE 51-53 независимо от состояния на соответствующем выходе дешифратора 35 контроля, т.е. обеспечивающий блокировку контроля данного канала. Отсюда следует первое назначение элЕментов И 60 вЂ” 62. Второе назначение элементов И 60 вЂ” 62 вЂ” обеспечить передачу ийформации через интерфейс по "2 из 3-x" при наличии отказов в трех каналах блоков-источников дачных для устройства (см. последнюю строку табл.2). 8 этом случае единичные сигналы на выходах всех трех элементов И 60 вЂ” 62, подключенных к входам первого вентиля элемента И вЂ” NJlM-HE 49, обеспечивают выработку на его выходе нулевого сигнала, по которому информация через устройство передается по" 2 из 3-х".

При исправных блоках-источниках информации не менее чем в двух каналах (см.

1751766

28 первые четыре строки в табл.2) сигналы на прямых выходах элементов И 63-65 по мажоритарному принципу обеспечивают выработку нулевого сигнала на выходе элемента И вЂ” ИЛИ-НЕ 49, что также обеспечивает передачу данных через интерфейс по

"2 из 3-х", При исправных блоках-источниках информации только в одном из каналов (см, пятую, шестую и седьмую строки в табл,2) хотя бы на одном из входов каждого вентиля элемента И вЂ” ИЛ И-Н Е 49 присутствует нулевой сигнал. Поэтому на выходе элемента

И вЂ” ИЛИ вЂ” HE 49 формируется единичный сигнал, который, во-первых, блокирует работу дешифратора 35 отказов и соответственно средств контроля (при единичном сигнале на входе V дешифратора 35 на всех его выходах формируются единичные сигналы,"соответствующие отсутствию отказов), во-вторых, обеспечивает работу устройства, как описано выше.

Первый элемент ИЛИ 68 предназначен для формирования сигнала на первом выходе 84.1 требования прерывания канала при . наличии отказа хотя бы в одном канале, т.е. при наличии единичного сигнала хотя бы на одном из выходов 01 вЂ” Q3 регистра 5 контроля. Кроме того, единичный сигнал на выходе первого элемента ИЛИ 68 разрешает включение триггера 41 (при единичном сигнале на выходе 05 регистра 5 контроля) и блокирует передачу через элемент И вЂ” HF 55 синхросигналов на синхровход регистра 5 контроля.

Второй элемент ИЛИ 69 предназначен для сброса регистра 5 контроля и второго триггера 41 управления перестройкой процессора сигналами с выхода пятого элемента ИЛИ 72 или с первого входа 85,2 сброса группы 85 входов канала.

Третий элемента ИЛИ 70 обеспечивает передачу на синхровход второго регистра

15 состояний процессора синхросигналов с выхода седьмого элемента И 66 и с второго входа 85,14 синхросигналов группы 85 управляющих входов канала.

Четвертый 71 и пятый 72 элементы ИЛИ предназначены для формирования сигналов сброса соответствующих элементов памяти устройства. При этом четвертый элемент ИЛИ 71 обеспечивает сброс регистра 12 состояний памяти, первого регистра l4 состояний процессора, счетчиков 16 и 17 и блока 31 пуска счетчиков только при поступлейиисйгналов сброса по входам 87,1 и

87.2 канала. Пятый элемент ИЛИ 72 осуществляет сброс остальных элементов памяти устройства в дополнение к вышеописанным сигналам и сигналам с выходов мажоритарного элемента 46 и коммутатора 29, Поскольку в формировании этих дополнительных сигналов сброса устройства участвуют счетчики 16 и 17 и блок 31 пуска счетчиков, 5 поэтому эти сигналы не используются для сброса этих же счетчиков 16 и 17 и блока 31 пуска счетчиков, Хотя регистры 12 и 14 состояний памяти и процессора не участвуют в выработке до10 полнительных сигналов сброса устройства, они не сбрасываются этими сигналами, т,к, " в них производится запись информации о состоянии блоков при начальной настройке исправной конфигурации блоков, стыкуе15 мых с интерфейсом.

Опишем работу устройства в целом, В процессе эксплуатации устройства оно может включаться в работу и выклю- . чаться по окончании работы. На протяже20 нии всего времени эксплуатации могут отказывать его узлы и блоки, стыкуемые с интерфейсом, как во время работы, так и в перерывах между работой, Поэтому работа устройства протекает следующим обра25 зом;

Включение в работу устройства начинается установкой в исходное состояние его узлов и стыкуемых с ним блоков сигналом, поступающим на первый вход 87,1 сброса

30 канала (триггеры 38 и 39 сброса устанавливаются в состояние "10"). После этого устройство и стыкуемые с ним блоки начинают работу, причем работа начинается с тестирования состояния этих блоков (сигнал

35 низкого уровня на первом управляющем входе 89 канала), а счетчик 16 временных интервалов задает время тестирования, в течение которого должен быть получен результат нормы контроля с подачей единич40 ного сигнала на вход 89 канала. Задание этого времени производится пересчетом импульсов частоты задающего генератора, поступающих на вход 91 канала, При отсутствии нормы контроля за контроль45 ное время (единичный сигнал на входе 89 канала отсутствует) сигнал переполнения счетчика 16 временных интервалов с выхода коммутатора 30 производит сброс злементов памяти устройства (кроме счетчиков 16 и 17. регистров 12 и 14, блока 31 пуска счетчиков и триггеров 38 и 39), изменение на единицу младшего разряда состояния счетчика 17, Далее работа устройства и стыкуемых с ним блоков повторяется сначала и повторяется циклически до тех пор, пока не будет автоматически выбрана исправная конфигурация стыкуемых с интерфейсом блоков. При этом конфигурацию блоков onределяют содержимое четырех младших разрядов счетчика 17 состояний, дешифри1751766

50 руемое дешифраторами 36 и 37, коды с выходов которых передаются через коммутаторы 20-26, элементы И 60 вЂ” 65, элемент

И-ИЛИ вЂ” НЕ 49, блок, 8 вентилей, мажоритарные элементы 9.1-9;3 и коммутационный блок 33 на управляющие входы коммутатора

2, определяющие режим передачи данных черезе интерфейс, 8 табл,9 показано соответствие работы коммутатора 2 кодам четырех младших разрядов счетчика 17 состояний (примем самый младший разряд счетчика 17 эа первый разряд).

; Исходным состоянием младших четырех разрядов счетчика 17 является код

"0000", конечным их состоянием вЂ” код

"1111", после чего происходит переход этих разрядов счетчика 17 опять к состоянию

"0000". Переполнение счетчика 17 состояний формирует сигнал на выходе 95 устройства (сигнал переполнения проходит через мажоритарный элемент 47 и коммутатор 29 при нулевом сигнале на входе 90 канала) и означает, что не существует ни одной работоспособной конфигурации устройства и стыкуемых с ним блоков

Из кодов табл,9 видно, что работа средств контроля в режиме настройки исправной конфигурации заблокирована, При получении нормы результатов контроля на первый управляющий вход 89 ка- 30 нала подается единичный сигнал, содержимое счетчика 17 состояний считывается на выход 83 канала через коммутатор

1, мажоритарный блок 44, коммутатор 2 и регистр 6; а в первую-зону регистра 12 ñîстояний памяти и в первый регистр 14 состоя н ий и ро це ссор э заносятся коды, как указано в табл,10 согласно состояниям младших разрядов счетчика 17 (в зоны регистра 12 состояний памяти с второй по последнюю и в регистр 13 состояний УВВ

ЗанОСятСя кОды "111"), Контроль работы остальных блоков пэмяти и УВВ производится с использованием средств контроля ийтерфейса аналогично работе его в основном функционировании;

Работа устройства проходит rio ripoграмме, определяемой содержимым счетчика 18 адресов команд, при этом на входы

86;1 вЂ” 86.6 группы 86 входов подается код

"100111", обеспечивающий работу мажоритарных блоков 42 и 43 в мажоритарном режиме..

Результаты сравнения блоками 32 и 73 сравнения, передаваемые через интерфейс, преобразовываются дешифратором 35 отказов и элементами И вЂ” ИЛИ вЂ” НЕ 51-53 и ИНЕ 54 в соответствующие коды отказов.каналов, запоминаемые в регистре 5 контроля. При этом первый-третий разряды регистра 5 контроля идентифицируют отказавший канал, четвертый разряд фиксирует отказ средств контроля, а пятый вЂ” m-й разряды идентифицируют отказавшие блоки в канале.

Наличие отказа в каком-либо кайале приводит к формированию сигнала требования на первом выходе 84.1 требования прерывания канала, а коды регистра 5 контроля используются для занесения соответствующих кодов (см, табл,2) в трехразрядные эоны соответствующих регистров 12 вЂ” 15.

Поскольку в устройстве блокируется контроль отказавшего блока и при двух оставшихся исправными блоках работа их происходит по "2 из 3-x", то замена отказавшего блока может происходит в процессе оснОвного функционирования устройства с занесением соответствующего кода в регистры 12-15 состояний блоков.

При отказах одйоименного оборудования в двух каналах устройства оно функционирует в режиме передачи информации из исправлного канала в три канала устройства при работе устройства с упомянутым оборудованием в соответствии с вышебписэнн ым, причем за и ре щен" контроль всех трех каналов данного оборудования.

Независимая работа трех каналов устройства задается подачей кода "10101 1" на входы 86.1 вЂ” 86,6 группы 86:входов во всех трех каналах устройства, при этом в устройстве блокируется работа средств контроля, Если в течение работы устройства про- исходит несанкционированная ситуация типа пропадания питания, причем если критичным является время настройки устройства на исправную конфигурацию для. прадолжечия функционирования, то уст- ройство начинает работу с подачи сигйала на второй вход 87.2 сброса канала. В этом случае период смены cостояний счетчика 17 определяется частотой импульсов задающего генератора-на входе 91 канала,"а не частотой переполнения счетчика 16 времен-, ных интервалов, В остальном работа устройства происходит аналогично "описанному выше, Для контроля хода программы в устройстве прйменен "сторожевой таймер", в качестве которого используются счетчики 16 и 17 и блок 31 их пуска. При этом заносимые в них коды определяют время прохождения программы (подпрограммы), в конце которой производится занесение новых кодов в " счетчики 16 и 17, определяющие время ра- боты очередной программы (подпрограм-: мы). Если в программе имеется ошибка или происходит сбой, m в течение контрольного

31 1751766 32 времени не произойдет смена"кодов в счет- преобразование информации"в процессоре чиках16и17и переполнение "сторожевого происходит без передачи информацйи че- таймера" приведет к сбросу устройства и рез интерфейс. переходу его к работе,"определяемой кодом Таким образом, обеспечивается увели"11" на выходах трйггеров 38 и 39 сброса в 5 чение оперативйостй контроля, и соответст-соответствии с описанным выше.. венно, увеличение скорости настройки

При необходимости выключения "сто- -интерфейса на работоспособную конфигурожевого таймера" производится выключе- рацию. Крометого, обеспечивается возможние триггера 128 пуска в блоке 31" пуска;::-: ность динамического исправления ошибок " счетчиков.::::::: -:: .. - 10 программирования, что, помимо повыше-.

При необходимости прерывания хода - - ния надежности работы устройства, позво- работы устройства при достижении задан- ляет снизить стоимость вычислительных ной команды в режиме считывания коман- средств, составной частью которых являет-. " дых слов (граница подпрограммы„за ся предлагаемое устройство, пределами которой может быть брак в про- 15 .: Дополнительный положительный эфграмме, или за которой требуется- смена фект вЂ” это увеличение производйтельности подпрограммы по какой-либо другой причи-; устройства, так как исключаются потери. не) или при обращении к памяти по опреде- времени от моментов обнаружения отказаленному адресу в режиме чтения или процессора до моментов передачи его инрежиме записи данных в регйстр 10 управ- 20 формацйи через интерфейс... ления признаком. прерывания заносится код соответствующего режима, а в регистр . Ф о р м у л а и з о б р е т-е н и я

11 адреса признака прерывания вЂ” код адре-" Мажоритарно-резервированный интер«са, при обращении к которому требуется фейс памяти; содержащий в каждом канале. сформировать сигнал требования преры- 25 коммутаторы входной; выходной и служебвания. Моменты -возникновения того или ной информации;регистр контроля, первый, иного из упомянутых выше режимов в уст- и второй буферные регистры, блок вентиройстве определяЮтся сйгналами-на входе лей, блок мажоритарных элементов, вклю85.22управлениядешифраторомпризнаков "" чающий "первый, второй и третий прерывания первой группы 85 управляю- 30 мажоритарные элементы, регистр состоящих входов канала. Эти сигналы поступают ния блоков памяти, регистр состояния уст на первый уйравляющий вход дешифратора . ройства ввода-вывода; первый и второй . . 75 признаков прерывания, который рас-,-" регистры состояния процессора, счетчик шифровывает код соответствующего режи.- -" временных интервалов, счетчик состояний, ма в регистре 10. При обращении к 35 счетчик адресов команд, счетчик адресов соответствующему адресу памяти на вухо;. данных, коммутатор состояния блока памяде блока 74 сравнения адресов, сравниваю-: ти, коммутаторыпервого, второго и третьего щего содержимое регистра 11 с кодом разрядов состояния процессора, первый, адреса на:выходе коммутатора 27 адреса, - второй и третий коммутаторы кодов состоявырабатывается сигнал, поступающий на 40 ний, коммутатор адреса, коммутатор рекон второй управляющий вход дешифратора 76. . фигурации процесора, коммутатор сигналов

При совпадении всех заданных условий на переполнения счетчика временных интер. выходе дешифратора 75 формируется сйг- . валов, блок пуска счетчиков, йервый блок нал, поступащий на второй выход 84.2 тре- " сравнения, блок управления коммутацйей,, бований прерываний и обеспечивающий 45 преобразователь кодов,. дешифратор откапрерывание работы устройства, -:-,: .: вЂ”,:: .,.::: .зов, дешифратор состояний блока памяти, Работа устройства йротекает подуправ- дешифратор состояний процессора, первый пением сигналов, подаваемых в устройство и второй триггеры сброса, первый и второй" по группам 85 и 86 управляющих входов и - триггеры управления реконфигурацией про, -по входам 8?-91 каналов, причем в интер- 50 цессора, мажоритарные блоки адреса, упфейСе производится совмещенйе во време- - . равления и информации, первый и, второй ни:передачи информации на группу 83 мажоритарйые элементы начальной устаинформационных выходов (в соответствии новки, мажоритарный элемент управления с законом функционирования внешних бло- реконфигурацией процессора, с первого по ков) с передачей информации на внутренние 55 четвертый элементы И вЂ” ИЛИ-НЕ, с первого элементы памяти интерфейса (регйстры; по четвертый элементы И-НЕ; первый и ei.осчетчики), а контроль работосйособности рой элемейты ИЛИ вЂ” НЕ, с первого flo 80cb- . .. процессора производится не только "в мо- мой элементы И, C первого по пятый менты передачи его информаций через ин- элементы ИЛИ, элемент И вЂ” ИЛИ управлейия . терфейс, но и в те моменты времейй," когда реконфигурацией процессора, информаци33

1751766

34 онные входы первой-третьей групп комму- мяти и первого регистра состояния процестатора входной информации являются соот- сора объединены и соединены с выходом ветственно информационными входами от четвертого элемента ИЛИ, первый и второй процессора, от устройства ввода-вывода и -. входы которого соединенй с первым и втоот блока памяти канала, выходы коммутато- 5 рым входами пятого-элемента ИЛИ и с перравхьднойинформациисоединенысвхода- вым входом установки и вторым входом ми первой группы первого блока сравнения, сброса соответствующих триггеров сброса с информационными входами первой груп- соответственно и являются первым и втопы коммутатора выходной информации, с рым входами сброса канала, первые входы входами первой группы мажоритарного 10 сброса первого и второготриггеров сброса блока информации и являются межканэль- объединены и являются вторым входом усными выходами первой группы канала, ин- тановки канала, вторые входы установки формационные входы второй группы первого и второго триггеров сброса обьедикоммутаторэ выходной информации соеди- нены ы соединены с третьим входом пятого . нены с входами второй группы мажоритар- 15 элемента ИЛИ и с первым выходом коммуного блока информации и являются таторасигналовпереполнениясчетчикасомежканальными входами второй группы ка- стояний, второй выход которого является нала, входытретьей группы мажоритарного выходом временных меток кайала, вйходы блока информации соединены с информа- счетчика адресов команд соединены с инционными входами третьей группы комму- 20 формационными входами четвертой группы татора выходной информации, с входами коммутатора входной информации и с вховторой группы первого блока сравнения и дами первой группы коммутатора адреса, являются межканальными входами первой входы второй группы которого соединены с группы канала, выходы мажоритарного бло- выходами счетчика адресов данных, вход ка информации вЂ” c информационными вхо- 25 установки которого соединен с входами усдами четвертой группы коммутатора тановки счетчика адресов команд, первого . выходной информации, выходы которого со- триггера управления реконфигурацией и роединены с информационными входами пер- цессора, второго регистра состояния прового и второго буферных регистров, входы цессорэ, регистра состоянйя устройства синхронизации которых являются соответ-" 30 ввода-вывода, с первым входом второго элествующими входами канала, выходы второ- мента ИЛИ и с выходом пятого элемента гобуферногорегистрасоединенысвходами ИЛИ и является выходом сброса канала, первой группы коммутатора служебной ин- второй вход второго"элемента ИЛИ вЂ” перформации, входы второй группы KoTopot " BblM входом установки канала, входы синхсоединены с информационными входами. 35 ронизации, уменьшения и увеличения счетчиков адресов команд и адресов дан- содержимого счетчиков адресов команд и ных, с выходами первого буферного регист- адресов данных являются соответствующира и являются информационными выходами ми входами канала, выход блока пуска счетканала, входы управления коммутаторов чиков соединен со счетным входом счетчика входной и служебной информации являются 40 временных интервалов и с первым входом соответствующимиупрэвляющимивходами . коммутатора сигналов переполнения счетканала, выходы коммутатора служебной ин- чика временных:интервалов, второй вход коформации Соединены с входами первой . " торого соединен с выходом переполнения группы коммутатора реконфигурации про- счетчикэвременныхинтервалов,информацицессора, синформационными входами пер - 45 онные выходы которого соединены с инвого регистра состояния процессора; формационными выходами счетчика счетчика временных интервалов, счетчика . состояний и с информационными входами состояний, регистра состояния блоков пэ- пятой группы коммутатора входной информяти,. регистра состояния устройства ввода- . мации, управляющий вход коммутатора сигвывода и блока пуска счетчиков, вход 50 налов переполнения счетчика временных синхронизации которого является соответ - интервалов вЂ” с выходом первого элемента ствующим входом канала, тактовый вход ИЛИ-НЕ, первый вход которого соединен с блока пуска счетчикбв соединен с входом входом управления блока пуска счетчйков, синхронизации первого триггера уйравле- . с первым входом второго элемента ИЛИния реконфигурацией процессора, с первым 55 НЕ, с вторыми управляющими входами комвходом седьмого элемента И и являетСя вхо- мутаторов первого-третьего разрядов дом частоты задающего генератора канала, состояния процессора, с управляющим вховходы установки блока пуска счетчиков, дом коммутатора состояний блока памяти счетчика временных интервалов, счетчика и является первым управляющим входом состояний, регистра состояния блоков па- канала, второй вход первого элемента

1751766

ИЛИ вЂ” НЕ соединен с выходом четвертого элемента И-НЕ, первый и второй входы которого соединены соответственно с инверсным выходом первого и с прямым выходом второго триггеров сброса, прямые выходы которых являются первым и вторым выходами кода начальной установки канала соответственно, выход коммутатора сигналов переполнения счетчика временных интервалов соединен со счетным входом счетчика состояний и с инверсным входом второго элемента ИЛИ-НЕ, выход которого соединен с первым входом первого мажоритарно. го элемента начальной установки и является вторым межканальным выходом канала, выход переполнения счетчика состояний соединен с первым входом второго мажоритарного элемента начальной установки и является третьим межканальным выходом канала, вход синхронизации счетчика состояний является соответствующим входом канала, второй и третий входы первого и второго мажоритарных элементов началь.ной установки являются соответственно третьим и четвертым, пятым и шестым межканальными входами канала, выход первого мажоритарного элемента начальной установки соединен с четвертым входом пятого элемента ИЛИ, выход второго мажоритарного элемента начальной установки вЂ” с входом коммутатора сигналов переполнения счетчика состояний, управляющий вход которого является вторым управляющим входом канала, вход синхронизации первого регистра состояния процессора является соответствующим входом канала, -йервййвЂ” третий выходы первого регистра состояния процессора соединены соответственно с входами третьего разряда коммутаторов первого-третьего разрядов состояния процессора, объединенные входы первого и второго разрядов которых соединены с соответствующими выходами дешифратора состоя н ий и роцессора, входы которого соединены с соответствующими информационными выходами счетчика состояний, первый вЂ” третий выходы второго регистра состояний процессора соединены соответственно с входами четвертого разряда коммутаторов первого-третьего разрядов состояния процессора и с входами второй группы коммутатора реконфигурации процессора, выходы которого соединены с информационными входами второго регистра состояния процессора, вход синхронизации которого соединен с выходом третьего элемента ИЛИ, первый вход которого является входом синхронизации второго регистра состояния процессора канала, второй вход третьего элемента ИЛИ соединен с выходом

40 коммутатора состояния блока памяти сое50

30 седьмого элемента И, второй вход которого соединен с выходом первого триггера управления реконфигурацией процессора, информационный вход которого соединен с третьим входом седьмого элемента И, с управляющим входом коммутатора реконфигурации процессора, с первыми управляющими входами коммутаторов hервоroтретьего разрядов состояния и роцессора и с выходом мажоритарного элемента управления реконфигурацией процессора, пер- вый вход которого соединей с выходом восьмого элемента И и является первым межканальным выходом канала, второй и третий входы вЂ” сОответственно первым и вторым межканальными входами канала, выходы коммутаторов первого вЂ” третьего разрядов состояния процессора соедийены соответственно с входами первого разряда первого-третьего коммутаторов кодов состояний, дополнительные информационные входы которых подключены к шине нулевого потенциала, входы синхронизации регистров состояния блоков памяти и устройства ввода-вывода являются соответствующими входами канала, выходы первого-третьего разрядов регистра состояния устройства ввода-вывода соединены соответствейно с входами второго разряда первого-третьего коммутаторов кодов со- . стояний, входы дешифратора состояний блока памяти вЂ” с соответствующими инфор- . мационными выходами счетчика состояний, выходы дешифратора состояний блока памяти вЂ” с входами первой группы коммутатора состояния блока памяти, входы второй группи которого соединены с выходами первой зоны регистра состояния блоков памяти, выходы первого вЂ” третьего разрядов динены соответственно с входами третьего разряда первого-третьего коммутаторов кодов состояний. выходы первого вЂ” третьего разрядов соответствующих зон регистра состояния блоков памяти, кроме первой, соединены с соответствующими входами первого-третьего коммутаторов состояний, управляющие входы которых объединены и соединены с выходом преобразователя кодов, информационные входы которого соединены с информационными входами группы регистра контро: я, выходы которого соединены с информационными входами шестой группы коммутатора входной информации. выходы первого вЂ” третьего разрядов регистра контроля соединены с входами первого элемента ИЛИ и с входами первого вентиля элемента И-ИЛИ управления реконфигурацией процессора, первый вход второго вентиля которого соединен с выхо37

17517áá го соединен с выходом третьего элемента 35

И-НЕ, входы которого соединены с прямыми выходами четвертого-шестого элементов И, информационные выходы группы регистра контроля подключены к входам первой группы восьмого элемента И, входы второй группы которого соединены с выходом второго триггера управления реконфигурацией процессора, инверсный и прямой выходы первого-третьего коммутаторов кодов состояний соединены соответственно с первыми входами первого и четвертого, второго и пятого, третьего и шестого элементов И, вторые входы которых обьединены и являются входом выбора работы канала, выходы первого вЂ” третьего элемен- 50 тов И соединены с входами первого вентиля первого элемента И-ИЛИ-НЕ„входы второго вЂ” четвертого вентилей которого соединены по мажоритарной схеме с прямыми выходами четвертого вЂ” шестого элементов И соответственно, инверсные выходы которых соединены с входами блока вентилей, первый-третий выходы которого соединены с первыми входами первого-третьего мажоритарных элементов соответственно и являI дом пятого разряда регистра контроля, второй вход второго вентиля элемента И-ИЛИвЂ” с выходом первого элемента ИЛИ, с инверсным входом второго элемента И-HE и является первым выходом требования прерывания канала, второй вход второго элемента И-НЕ является первым входом синхронизации канала, выход второго элемента И-НЕ соединен с входом синхронизации регистра контроля, вход установки которого соединен с выходом второго элемента ИЛИ и с входом сброса второго триггера управления реконфигурацией процессора, вход установки которого соеди.нен с выходом элемента И-ИЛИ управления реконфигурацией процессора, выход четвертого разряда регистра контроля вЂ” с инверсным входом первого элемента И вЂ” НЕ, первый-третий входы которого соединены соответственно с четвертым, шестым и седьмым вы- одами дешифратора отказов, первый выход которого соединен с первыми входами первых вентилей второго вЂ” четвертого элементов И-ИЛИ вЂ” НЕ, вторые входы первых вентилей которых соединены соответственно с третьим, вторым и пятым выходами дешифратора отказов, информационные входы которого являются соответственно первым-третьим входами кода сравнения канала, выходы второго-четвертого элементов И-ИЛИ-- НЕ и первого элемента И вЂ” НЕ подключены соответственно к первому-четвертому входам разрядов регистра контроля, вход пятого разряда которо10

30 ются четвертым-шестым межканальными выходами канала, второй и третий входы первого-третьего мажоритарных элементов явлчются соответственно седьмым и восьмым, девятым и десятым, одиннадцатым и двенадцатым межканальными входами канала, выходы первого вЂ” третьего мажоритарных элементов соединены с входами блока управления коммутацией, выходы которого соединены с управляющими входами коммутатора выходной информации, управляющий вход дешифратора отказов вЂ” с выходом первого элемента И-ИЛИ вЂ” HE и с первым управляющим входом блока вентилей, второй и третий управляющие входы которого являются входами вторби группы имитации единиц и нулей канала соответственно, вход управления коммутатором адреса является соответствующим входом канала, выходы коммутатора адреса соединены с входами первой группы мажоритарного блока адреса, входы второй и третьей групп которого являются третьей и четвертой группами межканальных входов канала, выходы первой группы мажоритарного блока адреса являются второй группой межканальных выходов канала, выходы второй группы мажоритарного блока адреса соединены с соответствующими информационными входами преобразователя кодов и являются группой адресных выходов канала, группа входов управления преобразователя кодов является группой входов признака работы внешних блоков канала, управляющие входы мажоритарного блока адреса соединены с управляющими входами мажоритарного блока управления и являются входами первой группы имитации нулей и единиц канала и первым входом выбора работы канала соответственно, входы первой-третьей групп мажоритарного блока управления являются соответственно группой входов управляющих сигналов Памяти канала и пятой и шестой группами межканальных входов канала, выходы первой групйы мажоритарного блока управления являются третьей группой межканальных выходов канала, выходы второй группы мажоритарного блока управления соединены с соответствующими входами преобразователя кодов и являются группой выходов управляющих сигналов памяти канала, межканальные выходы первой группы первого канала соединены с межканальными входами второй и первой групп следующих каналов соответственно, выходы результатов сравнения первого-третьего каналов соединены с первыми-третьими входами кода сравнения nepaoro-третьего каналов соответственно, межканэльные выходы второй и третьей групп каждого каналавЂ”

17517бб

40 соответственно с межканальными входами информации соединены с входами первой третьей и пятой групп следующего канала, группы второго блока сравнения и являются которые соединены соответственно с меж- четвертой группой межканальных выходов канальными входами четвертой и шестой канала, входы второй группы второго блока групп следующего канала,межканальныевы- 5 сравнения являются седьмой группой межходы с первого по шестой каждого канала со- канальных входов канала, выход второго едийены соответственно с первым, третьим, блока сравнения соединен с первым входом пятым, седьмым, девятым иодиннадцатым первого вентиля элемента И вЂ” ИЛИ вЂ” НЕ упмежканальными входами следующего кана- - равления контролем, первый вход второго ла, которые соединены с вторым, четвертым, 10 вентиля которого соединен с выходом першестым, восьмым, десятым и двенадцатым вого блока сравнения, вторые входы первомежканальными входами следующего кана- го и второго вентилей элемента И-ИЛИ-НЕ ла, межканальные выходы четвертой группы управления контролем являются соответстпервого канала соединеньгс межканальны- веино первым и вторым входами управлеми входами седьмой группы третьего кана- 15 ния контролем канала, выход элемента ла, межканальные выходы четвертой группы. И-ИЛИ вЂ” НЕ управления контролем вЂ” выхокоторого соединены с межканальными вхо- дом результатов сравнения канала, инфордами седьмой группы первого канала, о т- мационные входы регистра адреса л и ч а ю щ е е с я тем, что; с целью повыше- признака прерывания и регистра управления надежности интерфейса путем повыше- 20 ния признаком прерывания соединены с иннйя оперативности контроля возникающих формационными входами регистра отказов, адаптации интерфейса к отказам и состояния устройства ввода-вывода, вход обеспечения динамической коррекции установки которого соединен с входом устапрограмм, в него введены коммутатор бло- новки регистра управления признаком прекировкиконтроля,региструправления при- 25 рывания, входы синхронизации регистра знаком прерывания, регистр адреса управления признаком прерывания и регипризнака прерывания, элемент И вЂ” ИЛИ вЂ” НЕ стра адреса признака прерывания и первый управления контролем, второй блок сравне- вход управления дешифратора признаков ния, блок сравнения адресов, дешифратор прерывания являются соответствующими признаков прерывания и блок элементов 30 входами канала, выходы регистра управлеНЕ, входы которого соединены.с выходами ния признаком прерывания и регистра адкоммутаторов первого-третьего разрядов реса признака прерывания подключены к состояния процессора, выходы первого- информационным входам пятой группы третьего элементов И соединены с входами коммутатора входной информации, а также первой группы коммутатора блокировки 35 к входам дешифратора признаков прерыва. контроля, входы второй группы которого со- ния и к входам первой группы блока сравнеединены с выходами блока элементов НЕ, ния адресов соответственно, входы второй выходы коммутатора блокировкихонтроля вЂ” . группы блока сравнения адресов подключес первым и вторым входами вторых венти- ны к выходам коммутатора адреса, выход лей второго-четвертого элементов И-ИЛИ- 40 блока сравнения адресов соединен с втоНЕ соответственно, управляющий вход: рым управляющим входом дешифратора коммутатора блокировки контроля соеди- признаков прерывания, выход которого явнен с выходом преобразователя кодов, вхо- ляется вторым выходом требования прерыды первого группы коммутатора входной,, вания канала.

1751766

Таблица 1

Состояние выхода регистра 5 контрол

Отказавший кана, G2

О.

0 1

Отказы отсутствую

Отказ в первом канал

Отказ во втором кана

Отказ в третьем кана.Отказ более чем в одном

Контроль канала А заблокирова щим состоянием регистр

То же в отношении кан

Отказ более чем в о ном

Таблица 2

Работа средств устройства

¹ п/и Коды трехразрядной зоны регистра

Работоспособность блока памяти различных каналов

Информация блока памяти, передаваемая через коммутатор 2 в трех каналах

Зр

2р

1р

Блок i памяти во всех трех каналах работоспособен

Разрешен контроль всех трех каналов

Информация передается через коммутатор 2 с выхода мажоритарного блока 44

То же

Исправен блок i памяти только во втором канале

Запрещен контроль блока I памяти всех каналов 7

Исправен блок I памяти только в третьем канале

То же

Блоки i памяти всех трех каналов имеют отказы

8 0

* Устройство работоспособно и будет правильно функционировать, если -1 разряд

i-ro блока памяти имеет отказ не более чем в одном канале (! = 1, и и j = 1, N. где N вЂ” разность информационных слов, передаваемых через интерфейс).

Блок памяти в третьем канале неисправен

Блок памяти во втором канале неисправен

Блок памяти в первом канале неисправен

Исправен блок! памяти только в первом канале

Информация блока ! памяти первого канала передается в три канала

Информация блока

I памяти второго канала передается в три канала

Информация блока ! памяти третьего канала передается в три канала

Информация передается через коммутатор 2 с еыхода мажоритарного блока 44*

Контроль блока I памяти третьего канала запрещен

Контроль блока памяти второго. ханала запрещен

Контроль блока I памяти первого канала запрещен

Запрещен контроль блока i памяти всех трех каналов

1751766

Таблица 3

Таблица 4

Сигналы на входе 89 канала и выходе мажоритарного элемента 48 (на первом S< и втором S> управляющих входах коммутато ов21-23

Источник йнформации для передачи через коммутаторы

21 вЂ” 23

89 S>

48 Яо

Счетчик 17 состояний и дешифратор

37 состояний процессора

Первый регистр 14 состояний процессора

Второй регистр 15 состояний процессора

X*- состояние сигнала безразлйчно...Таблица 5.Сигналы на группе 85.3 входов канала

Источник информацмм

Сигнал на группе

97 выходов канала. Источник информации вЂ” блоки яти пам

Регистр 5, счетчик Обраще18, счетчики t6 и ние ЗУ

Запись

ЗУ

ПРО . УВВ

Х...Х

1.0

Х...Х

3Уп и+2

° 0

Х* вЂ” состояние сигнала безразлично.

Режим работы устройства

Режим начальной настройки

Режим основного функционирования интер-. фейса

Режим выбора исправного канала процессора при его отказе в двух какалах

Сигналы старших разрядов группы 96 адресных выходов

Информационные входы коммутаторов

24-26, выбранные 6поком 34

Источник информации для устройства

Процессор

УВВ

Счетчик

Регистр

Счетчики 16 и

ЗУ1

1751766

Таблица 6

Примечания н3н нбн

"Он н5н н2н н1н н7н н4и

Oi Oo

0 0

О2

1 1

0 1

1 1

1 0

1 1

0 0

0 1

1 0

Х Х

1 0

1 1

Таблица 8

Вхо ы еши ато а 35

Х* вЂ” состояние безразлично.

Выхо ы еши атора 35.Таблица 7

Отказ более чем в одном канале

Отказ во втором канале (Б) Отказ в первом канале (А) Отказ средств контроля в третьем канале (В) Отказ в третьем канале (В) Отказ средств контроля во втором канале (Б}

Отказ средств контроля в первом канале (А) Отказы отсутствуют

Контроль всех трех каналов заблоки ован

17051766

Продолжение табл. 8

Т à d и и и а 0

О 0 1

Передача информации npo-

qecooDe третьего канала е три канапе, в Опоив Ila» нити - по "2 нэ 3-х".Ц O" 1 О О - i О 0 О О 0

Передача инфориацни процессоре по н2 иа 3-x", а бпокв паияти - nepeoro канала е три канала

Пеоедвча инфорнации про- цессора и блока napþòè ив первого канава е Фри ка». нала

1 О 1 1 О О 1., О 0

6 О

О 1 О

Передача а три канапе нн фориациы с второго канапе процессора и педвогo Ica- нала блока паняти

О О "1

Передача в трн канала ин форнвции с тррвтьего хвала процессора и перво- го канапе бпока naHRTM

О О I 0 О О О

О О

9 1

10 1 О О 1 О 1 О l. 0 О

Передача инфориации npo" цессорв по н2 ив 3-х", а брона паияти второго ка непа. в три канада

Передача е три квнвпа ннфориации с первого канапе процессора и aeopo-

ro квнвпа блока пвиятн

6 1 0

1в l t O

О 0 !

1 O O O 1

1 0 0 1

t .1

16 1

1ПГ Состояние ипадвих рвврядо Состояние выхода

n/n счетчике 17 девифрвтора 36

» «» » яр 1,3р гр !р нlн н2н нЗн

1 О О О О О 0 0

2 О 0 0 1 О О 0

3 0 o 0 о 0 о

Ф О 0 1 t 0 0 0

7 0 1. I 0 1 О 0

О О 1 1 . 1 " О О

11 1 0 . 0 О 0

12 1 О .5 0 О

13 t I 0 О 0 0 фСостояние выходов Принцип передачи инфоривции девнФратора 37 процессора н блока пвияти .

- »--- нерва конку!втор 2

l 1н» 3

Л iii i»ii»t a»u»i4i и и °

О 0 0 Передача ннфориации процессора "и блока пвипти по и2 н а 3 хн

1 0 0 Передача мнфориацйи про . цессора первого канвяв е три квнвпа, е бпокв паня» ти - по "2 иэ 3-хн

О l О Передача инфоривцин hpo" . . цессорв etoporo канапе в TDN квнвпв, в блока памяти - по ч2 нз 3-х" Переда инфоривции процес» сора и блока паияти из второго каивпв в три кв- нвпа

6 О 1 Передача 0 три канада ии» форнвцни с третьего. канопа процессора и второго «а- нала бирка пвияти

О. О 0 Передача информации процессора по н2 ив 3- х", в бпокв пвипти третьего канапа eo асе тррн ианфпа

O O Пе!сдача в тр«ив фоомацни с первого канада процессора п третьего Ka» . нана блока пвияти

О 1 О Передача в три канапа ннФорнации с второго канала процессора и третьего канала бирка памяти

О О 1 Передача нифориацин процессора и блока паннти иэ третьего кеивпа во все три канева 1751766

Таблица 10

1751766

17517/6

1751766

1751766 хинам(д)

117

716

118

2 720

119

121

8,92 12

О0 704 722

9,703 72

0К10Ю772 12

7!1011З

° « ° ° °

/йУН7Л (Д

88 77

9Х1 17

33.2 77

93. 3

Д2 72

98,702 7

ОО10 12

99 1О 72

06 10 7121

05;108111

1л1И1у

ШН7И7л вг.

Ю.7 77

718

62 .

ВО 11

Щ 12 ,® 2 72

100iV?9 72

99,1ЕЗ 1г

7Oe 709,7,2 108 111 72

0EQM д

Ф08. Я

1751766, 127 1кпнпп (A) 7 пипи IEJ

Редактор М. Циткина

Заказ 2693 - Тираж . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская йаб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина. 101

177() Д 31 конел (Ю

Составитель М, Лапушкин

Техред М.Моргентал Корректор М. Ткач

Мажоритарно-резервированный интерфейс памяти

Изобретение относится к автоматике и может быть использовано в вычислительных системах автоматического резервирования радиостанций

Адаптивное четырехканальное резервированное устройство // 1742821

Изобретение относится к автоматике и вычислительной технике и может найти применение в отказоустойчивых системах автоматического управления и контроля повышенной надежности

Устройство для оперативной реконфигурации резервированной системы // 1727125

Изобретение относится к автоматике и вычислительной технике и может быть использовано в резервируемых цифровых системах , выполненных на БИС, СБИС, в качестве устройства, осуществляющего реконфигурацию структуры в соответствии с результатами контроля на основе гибридного резервирования, Целью изобретения является повышение надежности устройства

Устройство для управления реконфигурацией резервированной вычислительной систем // 1718398

Изобретение относится к вычислительной технике и может быть использовано при построении параллельных вычислительных систем повышенной надежности

Устройство для контроля и резервирования информационно- измерительных систем // 1716628

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построений отказоустойчивых цифровых систем

Накапливающий сумматор // 1702375

Изобретение относится к вычислительной технике и может быть использовано в цифровых устройствах для параллельного суммирования двоичных чисел в фибоначчиевой системе счисления

Резервированная вычислительная система // 1691991

Изобретение относится к вычислительной технике и может быть использовано при построении параллельных микропроцессорных систем повышенной надежности, в частности для цифровой обработки радиолокационной информации

Устройство для резервирования генератора // 1689953

Изобретение относится к импульсной технике, в частности к устройствам резервирования средств синхронизации комплексов связи

Устройство для контроля и резервирования информационно- измерительных систем // 1667280

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для контроля и резервирования информационно - измерительных систем, и может быть использовано при построении отказоустойчивых цифровых систем

Устройство для управления переключением резервных блоков // 1635186

Изобретение относится к вычислительной технике и может быть использовано в системах автоматического управления

Отказоустойчивая вычислительная система и способ ее формирования // 2108621

Изобретение относится к области операционной системы мультипроцессорных отказоустойчивых вычислительных систем

Устройство резервирования // 2207616

Изобретение относится к вычислительной технике и предназначено для построения резервированных систем высокой надежности

Резервированная двухпроцессорная вычислительная система // 2264648

Изобретение относится к вычислительной технике и может быть использовано при построении надежных вычислительно-управляющих систем

Многоканальное адаптивное устройство // 2270477

Устройство мажоритарного резервирования (варианты) // 2298823

Устройство для определения частоты вращения вращающейся детали машины с избыточными датчиками и схемами оценки // 2350968

Изобретение относится к области измерительной техники и может быть использовано для контроля частоты вращения рабочего колеса турбины

Способ децентрализованного управления процессом распределенного моделирования и обработки данных // 2365977

Изобретение относится к вычислительной технике и может использоваться, в частности, в распределенных вычислительных системах

Способ резервирования полупроводниковых объектов, работающих под действием ионизирующего излучения // 2413281

Изобретение относится к области электротехники, в частности к способам резервирования полупроводниковых объектов, работающих под действием ионизирующего излучения

Способ автоматического прерывания задач, находящихся в цикличности // 2438170

Изобретение относится к вычислительной технике и к многоагентным системам (MAC) и может быть использовано для автоматического прерывания задач, находящихся в цикличности

Устройство для контроля и резервирования информационной системы // 2453079

Изобретение относится к автоматике и вычислительной технике и может быть использовано в высоконадежных вычислительных и управляющих системах различного назначения