Цифровой фильтр

 

Изобретение относится к области автоматики и вычислительной техник и может быть использовано в системах обпаботки изображений, корреляционного и спектрального анализа и т.п. Цель изобретения - расширение области применения за счет обнаружения сигнала и определения периодограммы при наличии шума. Цифровой фильтр содержит блок центрирования, счетчик интервала реализации, вычислительные блоки, первый вычислительный блок содерИзобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки изображений , корреляционного и спектрального анализа и т.п. Цель изобретения - расширение области применения, за счет обнаружения сигнала и определения периодограммы при наличии шума. На фиг.1 приведена структурная схема цифрового фильтра; на фиг.2 - выполнение совокупности блока центрирования, компажит компаратор нуля, первый выделитель переднего фронта выделитель заднего фронта, элемент ИЛИ, счетчик импульсов, второй выделитель переднего фронта, буферный регистр . Второй вычислительный блок содержит многоуровневый дельта-модулятор , первый выделитель переднего фронта, выделитель заднего фронта, элемент ИЛИ, счетчик импульсов, второй выделитель переднего фронта, буферный регистр; i-й вычислительный блок содержит входной буферный регистр, вычитатель, первый выделитель переднего фронта, выделитель заднего фронта, элемент ИЛИ, счетчик импульсов, второй выделитель переднего фронта, выходной буферный регистр; j-й вычислительный блок содержит преобразователь кода, первый и второй перемножители первый и второй накапливающие сумматоры, выделитель модуля. Указанная совокупность признаков позволяет достигнуть указанной цели. 2 з.п.ф-лы, Зил. ратора нуля и многоуровневого дельта-модулятора; на фиг.З - выполнение накапливающих сумматоров. Цифровой фильтр содержит (фиг.1) блок 1 центрирования, счетчик 2 интервала реализации , вычислительные блоки 3.1-3.(2К), , (на фиг.1 ), вычислительный блок 3.1 содержит компартор 4 нуля, певый выделитель 6 переднего фронта, выделитель 6 заднего фронта, элемент 7 ИЛИ. счетчик 8 импульсов, второй выделитель 9 переднего фронта, буферный регистр 10. ВычислительXI ся 00 00 со о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (l9) (11) ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4907573/24 (22) 13,12.90 (46) 30.08.92. Бюл. М 32 (71) Львовский научно-исследовательский радиотехнический институт (72) A.Â.Òèì÷åíêî и С.В.Тимченко (56) Авторское свидетельство СССР

М 1425838, кл. Н 03 М 3/04, 1986.

Авторское свидетельство СССР

hL 1695493, кл. 6 06 F 15/353, 21.06.90. (54) ЦИФРОВОЙ ФИЛЬТР (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано в системах обработки изображений, корреляционного и спектрального анализа и т.п. Цель изобретения— расширение области применения за счет обнаружения сигнала и определения периодограммы при наличии шума. Цифровой фильтр содержит блок центрирования, счетчик интервала реализации, вычислительные блоки, первый вычислительный блок содерИзобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки изображений, корреляционного и спектрального анализа и т.п.

Цель изобретения — расширение области применения, за счет обнаружения сигнала и определения периодограммы при наличии шума, На фиг.1 приведена структурная схема цифрового фильтра; на фиг.2 — выполнениесовокупности блока центрирования, компа(s1)s Н 03 Н 17/06.G 06 F 15/353 H 03 М 3/04 жит компаратор нуля, первый выделитель переднего фронта., выделитель заднего фронта, элемент ИЛИ, счетчик импульсов, второй выделитель переднего фронта, буферный регистр . Второй вычислительный блок содержит многоуровневый дельта-модулятор, первый выделитель переднего фронта, выделитель заднего фронта, элемент ИЛИ, счетчик импульсов, второй выделитель переднегь фронта, буферный регистр; i-й вычислительный блок содержит входной буферный регистр, вычитатель, первый выделитель переднего фронта, выделитель заднего фронта, элемент ИЛИ, счетчик импульсов, второй выделитель переднего фронта, выходной буферный регистр; j-й вычислительный блок содержит преобразователь кода, первый и второй перемножители первый и второй накапливающие сумматоры, выделитель модуля.

Указанная совокупность признаков позволяет достигнуть указанной цели. 2 з.п.ф-лы, 3 ил. ратора нуля и многоуровневого дельта-модулятора; на фиг.3- выполнение накапливающих сумматоров.

Цифровой фильтр содержит (фиг.1) блок

1 центрирования, счетчик 2 интервала реализации, вычислительные блоки 3.1-3.(2К), К>3, (на фиг.1 К=З), вычислительный блок 3.1 содержит компартор 4 нуля, певый выделитель 6 переднего фронта, выделитель 6 заднего фронта, элемент 7 ИЛИ. счетчик 8 импульсов, второй выделитель 9 переднего фронта, буферный регистр 10. Вычислитель1 58836 и0 ный блок 3.2 содержит многоуровневый дельта-модулятор 11, первый выделитель 5 переднего фронта, выделитель 6 заднего фронта, элемент 7 ИЛИ, счетчик 8 импульсов, второй выделитель 9 переднего фронта, буферный регистр 10. Вычислительный блок

З,l, i = З,к содержит входной буферный регистр 12, вычислитель 13, первый выделитель 5 переднего фронта, выделитель 6 заднего фронта, элемент 7 ИЛИ, счетчик 8 импульсов, второй выделитель 9 переднего фронта, выходной буферный регистр 14.

Вычислительный блок 3,1, j = k+1,2Ê содержит преобразователь 15 кода, первый и второй перемножители 16 и 17, первый и второй накапливающие сумматоры 18 и 19, выделитель 20 модуля.

На фиг,1 обозначены информационный вход 21 фильтра, тактовый вход 22, первый и второй установочныс входы 23 и 24, первый 25, вторые 26 и третьи 27 выходы многоуровневого дельта-модулятора 11, первые — (2К)-е информационные выходы

28. 1-28,(2 K) фильтра.

Совокупность блока 1 центрирования, компаратора 4 нуля и многоуровневого дельта-модулятора 11 содержит (фиг.2) первый 29 и второй 30 перемножители, двоичный сумматор 31, вычитатель 32, буферный регистр 33, аналого-цифровой преобразователь 34, информационный вход 35, тактовый вход 36, первые 37 и вторые 38 установочные входы, первый 39 и вторые 40 выходы дельта-модулятора, третьи выходы дельтамодулятора 41, выход 42 компаратора нуля.

Накапливающий сумматор 18(19) содержит двоичный сумматор 43, первый 44 и второй 45 буферные регистры, информационные входы 46, тактовый вход 47, вход 48 обнуления, выходы 49, В вычислительном блоке 31 выход компаратора 4 нуля через первый выделитель 5 переднего фронта и выделитель 6 заднего фронта подключен к первому и второму входам элемента 7 ИЛИ, выход которого соединен со счетным входом счетчика 8 импульсов, выход второго выделителя 9 переднего фронта подключен ко входуобнуления счетчика 8 импульсов, выходы которого соединены с информационными входами буферного регистра 10. В вычислительном блоке 3.2 выход выделителя 6 заднего фронта соединен с первым входом элемента 7

ИЛИ, выход которого подключен к счетному входу счетчика 8 импульсов, выходы первого 5 и второго 9 выделителей переднего фронта соединены соответственно со вторым входом элемента 7 ИЛИ и входом обнуления счетчика 8 импульсов, выходы которого подключены к информационным входам буферного регистра 10. В каждом З.i вычислительном блоке (! - П} выхода входного буферного регистра 12 соединены с первыми входами вычитателя 13, выход выделителя 6 заднего фронта соединен с первым входом элемента 7 ИЛИ, выход которого подключен к счетному входу счетчика 8 импульсов, выходы первого 5 и второго 9 выделителей переднего фронта соединены соответственно со вторым входом элемента 7 ИЛИ и входом обнуления счетчика 8 импульсов, выход которого подключены к информационным входам выходного буферного ре:истра 14. В каждом З.j вычислительном блоке (j = К + 1,2К} первь|е и вторые выходы преобразователя 15 кода соединены с первыми входами первого 16 и второго 17 перемножителей, выходы которых подключены к информационным входам накапливающих сумматоров 18 и 19 соответственно, выходы которых соединены с первыми и вторыми входами выделителя 20 модуля.

Тактовые входы всех накапливающих сумматоров 18 и 19 вычислительных блоков

3.(К+1)-3,(2К), тактовый вход блока 1 центрирования, вход счетчика 2 интервала реализации, тактовый вход многоуровневого дельта-модулятора 1 i вычислительнога блока 3.2. входы разрешения записи входных буферных регистров 12 вычислительных блоков 3,3 — З.К обьединены и являются тактовым входом 22 филь .ра, информационным входом 21 которого является информационный вход блока 1 центрирования, первым 23 и вторым 24 установочными входами фильтра являются соответствующие установочные входы блока 1 центрирования, выход которого соединен со входом комкаратора 4 нуля вычислительного блока

3,1 и информационным входом многоуровневсго дельта-модулятора 11 вычислительного блока 3.2, первый выход 25 которого подключен ко входам вь1делителя 6 заднего фронта и первого выделителя 5 переднего фронта, вычислительного блока 3.2 и к первому информационному входу входного буферного регистра 12 и второму входу вычитателя 13 вычислительного блока 3.3.

Вторые выходы 26 многоуровневого дельтамодулятора 11 вычислительного блока 3.3 соединены со вторыми информационными входами буферного регистра 12 и третьими входами вычитателя i3 вычислительного блока 3,3. Первый выход вычитателя i3 вычислительного блока З.m (m = З,К-1) подключен ко входам выделителя 6 заднего фронта и первого выделителя 5 переднего фронта одноименного вычислительного блока и к первому информационному входу входного

1758836 буферного регистра 12 и второму входу вычитателя 13 вычислительного блока 3.(m+1), вторые выходы вычитателя 13 вычислительного блока З.m соединены с вторыми информационными входами входного буферного регистра 12 и третьими входами вычитателя

13 вычислительного блока 3.(m+ 1), выход вычитателя вычислительного блока 3,К соединен с входами выделителя 6 заднего фронта и первого выделителя 5 переднего фронта одноименного вычислительного блока, Выход переполнения счетчика 2 интервала реализации подключен к входам вторых выде 9 переднего фронта вычислительных блоков 3.1 — Ç.К входам разрешения записи буферных регистров 10 вычислительных блоков 3.1 и 3.2, входом разрешения записи выходных буферных регистров

14 вычислительных блоков 3.3 — З.К, входам обнуления всех накапливающих сумматоров 18 и 19 вычислительных блоков 3,(К+1)-3 (2К). Разрядные выходы счетчика 2 интервала реализации соединены с первыми входами преобразователей 15 вычислительных блоков 3.(К+1)-3.(2К). Выходы буферных регистров 10 вычислительных блоков 3.1 и 3.2, выходы выходных буферных регистров 14 вычислител ьн ых блоков 3.3 — 3, К я вл я ются соответственно информационным выходами 28,1-28.К фильтра и соединены соответственно со вторыми входами преобразователей 15 кода вычислительных блоков 3.(К+1)-3.(2К). Третьи выходы 27 многоуровневого дельта-модулятора 1 i соединены со вторыми входами всех перемножителей 16 и 17 вычислительных блоков 3.(К+1)-3.(2К). Выходы выделителей

20 модуля вычислительных блоков 3.(К+1}3.(2К) являются информационными выходами 28.(К+1)-28.(2К) фил,ьтра.

Блок 1 центрирования, кампаратор 4 куля и многоуровневый дельта-модулятор 11 выполнены в виде аналого-цифрового преобразователя 34, информационный вход 35 которого является икформационкым входом блока 1 центрирования, тактовый вход

36 аналого-:..; фрофого преобразователя 34 объединен со входом разрешения записи буферного регистра 33 и является тактовым входом блока 1 и дельта-модулятора 11, выходы аналого-цифрового преобразователя

34 и буферного регистра 33 соединены с первыми входами соответственно первого

29 и второго 30 перемножителей, выходы которых подключены к первым и вторым входам двоичного суммматора 32, выходы которого соединены с информационными вхоДами буферного регистра ЗЗ, первыми входами вычитателя 32 и являются третьими выходами 41 дельта-модулятора 11, первым

39 и вторыми 40 выходами которого являются первый и вторые выходы вычитателя

32, вторые входы которого подключены к выходам буферного регистра 33, знаковый разряд третьих выходов 41 является выходом 42 компаратора 4 нуля, вторые входы 37 и 38 соответственно первого 29 и второго 30 перемножителей являются соответствекно первыми и вторыми установочными входами блока 1 центрирования, В накапливающем сумматоре 18 (19) первые входы двоичного сумматора 43 являются информациоными входами 46 блока

18, выходы двоичного сумматора 43 соединены с информационными входами буферных регистров 44 и 46, тактовый вход первого буферного регистра 45 является тактовым входом блока 18, вход обнуления первого буферно о регистра 45 объединен с тактовым входом второго буферного регисра 46 и является входом 48 о..куления блока 13, выходы первого буферно о регистра 44 соединен с вторь.ми входами двоичного сумматора 43, выходы второго буферного регистра 45 являются в .ходами 49 накэпливающего сумматора 18.

Цифровой фильтр работает следующим образом, В устройстве производится следующая обработка входного аналогового сигнала.

При помощи блока 1 центрирования иэ входного àíà",îãîâîão си нала, посту-".ающего на информационный вход 21, удаляется постоянная составляющая и одновременно производится коррекция спектра сигнала с подчеркиванием и подавлением отдельных частотных полос. В каждом блоке З.i, 1= 1,К эв время, равное интервалу реализации ®определяемому частотой Т дискретизации и коэффициентом

К деления счетчика 2,®= 4 Т, производится определение нормированного числа i-го порядка Di входного центрированного повтор" но-разностного сигнала: в блоке 3.1 — число пересечений входным сигналом нулевого уровня, во втором блоке 3.2 — число пересечений производной входного сигнала нулевого уровня, в третьем блоке 3.3 — число пересечений второй производной входного сигнала нулевого уровня и т,д. На выходах вычитателя 13 соответствующего вычислительного блока формируется последовательность значений повторно-разностного сигнала i-го порядка, причем нормированное значение числа нулей этого сигнала позволяет определить доминирующую частоту жО спектра 1 =а, увеличение порядка повторно-разностнога сигнала приводит к сд(виг/ мощности сигнала и нормирован!го

; Q ЗНЯЧ8НИЯ ЧИСЛЯ НУЛей В СТОРО11У ЧЯСТОТЬ! дискретизации (Jt TJ:, а нормированные значения числя нулей стремятся посетить !

3се астоты спектра от частоты в, (! = 1.! до /т (частоты дискретизации), HG следующем интервале реялизяц!/1и нормированная последовательность чи(. 1я

Г _#_l3! нулей — — -, i =- 1,Ê подвергается

Ь=-1 следующей обработке. С помощью и реобразователя 15 кода, перемножителей 16 и 17, на выходах накапливающих сумматоров 18 и 19 формируются значения действительной и мнимой частей периодогряммы! ня частоте а1, которые выделителем 20 модуля преобразуются к виду

1(а = P p1 ехр{-) и т} l = ",, )

1 где Р(— отсчеты входного сигнала, j = I(-, Если значение нормированной часто ь:.

;1т О!

1 приближается или совпадает с некоторой дискретной частотой спектоа сигня ла, то периодограмма (1) стан BMrc>1 неплоской, а следовательно, можно сделать вывод О совпадении или G M30cTM нормир-.— ванной частоты нулей высоких поряд!(Ов = некоторой дискретной частотой, ДО1лолнительно1 отметим, что применеНМ8 в качестве центриру1ощего фильтря 1

;ильтра нижних частот ". r!8peJIB-,.очной характеристикой

H ((J, ) =. (1- а ) /(1-2Асов в + а ")

Где О< Q < 1 нормированная ча!, ..Тота., ГГОзволяет Для Обнаоужения слабого сигнала в !

33У148 ИСПОЛЬЗОВЯТЬ СООТНО108НИЯ для а-. О, (2 1), причем равенство имеет ме;:. .;

Л01 при а=сов@1 и и; > — —. ягссовМ вЂ” 1 для а ":,(2.2), 11ОЗТОМУ ВЫЧИСЛЕНИ8 С8РИИ П8РИОДО! " рамм 1 I rJJ) а), как функции ГГЯ13аметЗЯ указанного фильтраа позволяет проводить

Обнаружение слабого гармонического 01-;;.нала в иуме с высокой достоверностью, 3Т0 осуществляется следую ци. .-. Обра30lI1, Рассмотрим подробно работу устройства при определении числа нулей i-го порлд ;. l0PHI3. 0;,- !Л!)ГО ВОГГ! ." ;! ЛЯЛЯ НЯ

:-ядян..—;.*.-;:,:.;:.. Ярвял-".:. р(::. и3я!.д::::,.

С тякГГОЯQÃQI входя .. 1;я вход счВтчикя,/

001 "1 угов.,, !18! QF !1 jl(H 1 . 1i СЛBJ303г(ТСЛЬ

ГЬ 1t II(I;/JIIBCI) "I " . Э ОИ Г r. IF эе Я МОИ ЧЯ.:ТОТQ n,д И",KDBÒMßß ÖÈ : !ЗХОДНQ Q

Си(нау(3 I-!01 I3j3J-ьт", мо 7/Л,i;I,.1И:; Обеспеч/, ВЗ!QI:;8Ð ОТСУ3 С ГВИ8 r!8Р8ГPl/ КИ Г10 I! Г(Т113не

1.!енто! рова!:,! Гч О вьс/однОГ.-. сигняг я посту° (/ Г(я!Ожего с вых i! lû блока ".. я вве!Ия, pBBHQQ

MllIT8pB8;" p8, -":JiIn3B! !!;M8= . Iq IB l!8pB(3I блоке

3.1 при п01!Ощ(1 ко(чпар-",:08:. 4 Б с;ет Гика 8 производится и:;...сче(.:;ересечени.-.. 8>.o --НЫМ Цен ТВИРОГ):=!H . I- /, СИГH,! JICjvl ИЧЛееого

f 3 уровня ";из плюса 3 (".и11ус и l!3 Л1 н1/ся B

П! ЯС1, Q KQH!!8 MHTQР;„ЯЛЯ 1Реа.-;И-.,Я,;Mi/,J 1,ПР переднему фр!3нт, и;1пулься с выходя пеоеПОЛЬ18НИЯ Сч т-,.MKJB ".,,;;;3ДО!3> ИМ08 I--i8TH!/I! Я и

3ЯПИСЫВЯется В ООГИСТО !1, 8 Счет "ИК Обч ци!слу нзкспления. Тяк!1:< ОГ1рязом ня выходах Qp!!1СТI/B ° Ос:3Л.;I:я > CI;j ГЗМM 0 :8» я ч ". ло нулей перво(Q О!.лдка !:11

iДН ГРИО(103!!НОГ ВХ:>ДНО "C СИЛHB;Я, KQTO

/5 !QP ГОХГ}ЯНЯЕТГ-.Я HB ЗГИХ ВВ;; ОД-." В ТЯЧ Ние

Следу(0!1!3» : Q Иl l еp BЯЛЯ iQBBJIMÇII! 1И, г ...,,,„„; г ! Ь. /О .! ..Л. С.!,:. i.- .!:Ь .1.;.1 ) Оке,):.

Ц81iT JIMPQBBH Ый ГХОД !Г1, !! Г:.ЯЛ:u"., 8РГЯет(я д !с« :8, и:„;- ц ;" ., -1., :в : ; =(, н()! 3 с ". - сто

1-,Г;..ОМ,, В 1,-,ОЬ;,;,,:;qaх !;::: I (,ЯI I (, ф0!ъ4

/,Л

/ 1

-,Л!(:

,46 !д ЧИСЛ8! *",08 3. !;;BBН -:iP. 1318 Я (ВЯНТО". ,=. () — ""„-,:, : Г

BB HM1!;

1:. л . С Г О 3 Н 1! ., ; !ь,!3 ОТСЧ8! ВХОДНОГС CNI гЯЛЯ 1 8ГО

Сценкг! B МОМ 1 !T i д:,13!(ppTM33! MИ (д!л миl", : * Яilьнь! . н3!!Уll !BОЙ !8311 (/1с>,(1Ь30831-!!! :. . „IQ l!.та-мQfl. ля3орЯ 11 с . 18:!8- Н Ы л Ч ijC JIQ!;; Уоговней КВЯ!1".,!Я, ИЯ 1-, .иВОЛИ I !РИ ПОСТОЯН -IQV 3!!ЯЧСНИИ БХОДНОГО ! gI.IT!3!1PQBBH,-lQr:3 C:,/:rH., -„ЛЯ К фОР;,: ИООВЯНИЮ

Лг11;ЛЯДГ>ЯЯТРЛ"", -1О!.ТИ !!ЯЧ .1IM . Т.= (/(И

Не ПОИ(!О/Ч IT : -93МенеНИЮ зг!ЯКЯ ШЯ! Я К ЯЯНТОВЯ1! M5.. 10СЛЗД!.. 8BT8i BHQCTÜ (.?" !ii > COOT

ВЬТСТЭ " Т пОРЗОЙ раз н ос ГM

Д!1!CN 38ТИЯ:.P(СЯ!!HОГО И КВЯНТОБЯHHОго Ц8Н Р И !3 0 В Я !.1!! Q r О 8 Х О Д Н О Г 0 С И Г Н Я Л Я, Г, 8. Я П П

ОРKСИМИОУ81 QPQ/Bylaw I;PQИ ВОДНУ!О K83c! HH0Г0 СЫГНЗПЯ. Г Озтому Изменение

B (1!3след0,3ател(.НОС « .. . CQQTB8T, ° - ., --/» . - — JD (), С ГВУет - 13М8НЗЬ!(1Ь/ 3НЯКЯ I"i!30MI3BQ@fIQ I M ПГ 1Д

10 считывается за интервал реализации

О счетчиком 3. В конце интервала реализации по импульсу с выхода переполнения счетчика 2 накопленное в счетчике 8 значение записывается в регистр }О, а счетчик 8 обнуляется, чем подготавливается к следующему периоду чакапления, Таким образам, MG выходах регистра 10 блока 3.2 формируется числа нулей второго порядка

D2, которое сахраняе}ся на этих выходах а течение следующего интервала реализации, Фар}лирование числа нулей более высоких порядков рассмотрим на примере блока

З,К с К=З. Последовательность значений (Р{}} " ), поступающая с первого и вторых выходов 25 и 26 многоуровневого дельта-модулятора 11 блока 3,2, страбируется во входном буферном регистре 12, в результате чего эа период дискретизации Т на входах и выходах этого регистра 12 присутствуют значения Pm и Рп}-1, которые подаются (x) . x на входы вычитателя 13. Вычитатель 13 осуществляет оазностную операция cTXm =

=сР " — Pm-il" которая при К=3 соответствует формированию второй разности дискретизированного и квантованного центрированнага входного сигнала. Изменение знака сигнала(;вА},(изминуса во;.:ас и из плюса в минус) фар(лирующегася на перв.м выходе вычита-er ÿ 13 падсчлтываегся счетч}лксм 8 за }лнтервал ре:=.лизации и

ЗаПИСЫВав-гСЯ Па СИГНаЛУ С ВЫХаДЭ },ЕРЕПаЛнения счетчика 2 в конце реализации в выходной буферньзй регистр 14, а счетчик 8 обнуляется, чем подготавливается к новому циклу накопления. Блоки З.К для К=-4,К работают аналогична. Таким образом на выходах регистров 14 блоков З.К формируются значения члсла нулей К-га порядка D x, которые сохраняются на этих выходах в течение следующего лнтервала реализации.

» Вычисление периадограммы I(а ), i =

"-1,K производится в следующем интервале реализации следующим образом.

Рассмотрим вычисление значения оТсчета 1 й}}, }гт 1,К на примере вычислительного блока 3.(К+1).

На первые входы преобразователя 15 кода за время интервала реализации поступает поспероаатепг,ность значений { t }, t=1,ÅNT((Í)/Т) с разрядных выходов счетчика 2 интервала реализ-ции. На вторые входы этого преобразователя с информационных выходов 28.1 вычислительного блока 3.1 подается значение числа нулей высокого порядка D>, вычисленное в предыдущем интервале реализации®. По каждому значению t с разрядных выходов счетчика 2 на первых выходах преабразователя 15 формируется соответствующее зналО1 чение, равное в!п(1} t. Указанные синусная и косинусная последовательности

5 поступают на первые входы перемножителей 16 и 17, на вторые входы которых с третьего выхода 27 многоуровневого дельта-модулятора 11 вычислительного блока

3.2 по)ступает последовательность отсчетов

-0 f Rm(" } входного сигнала, формируемая по правилу

ЙТ

Р(х) = EP ENT(l yl+0,5) где Rm — численное значение отсчета вход(х) ного сигнала;

Еп} . — ега знак, (Я)

В результате этого на выходах перемножителей 16 и 17 формируются последовательности значений (йг"} з1п(т)}н}Я("}сов(„ t))

25 которые за интервал реализации(Й}по импульсам с тактового кода 22 цифрового фильтра непрерывно накапливаются в накапливающих сумматорах 18 и 19. В конце интервала реализации число укаэанных накопленных значений произведений равно, и по импульсу с выхода переполнения счетчика 2 эти накопленные значения фиксируются в регистрах 45 накапливающих сумматоров 18 и 19. Таким образом, в конце этого интервала реализации на выходах накапливающихся сумматоров 18 и 19 фиксируются значения сумм !

S2 = ) „азу сов(N 1 в)

t=

50 которые в следующем интервале реализации поступают на первые и вторые входы выделителя 20 модуля.

Выделитель 20 модуля вычисляют значение 1(огт }, согласно {1}, равное 1(и, }55 2/N ($1 + 32 ), которое поступает с его выходов на информационные выходы 28,(К+1).

Блоки 3.К+2-3.(2К) работаютаналогично. Таким образом, на выходах 28.(К+1)-28.(2К) выделителей 20 модуля вычислительных блоков 3.(К+1)-3.(2К) формируется последо1758836 вательность отсчетов периодограмм (1(в ) }, 1=1,К, которыесохраняются на этих выходах в течение следующего интервала реализации.

Блок 1 центрирования, компаратор 4 нуля и многоуровневый дельта-модулятор 11 работают следующим образом (фиг,2). Входной аналоговый сигнал x(t) с входа 35 фильтра в аналого-цифровом преобразователе

34 подвергается дискретизации и квантованию с частотой Т1, в результате чего на выходе блока 34 формируется последовательность отсчетов входного сигнала {Xm}, которая поступает на первые входы первого перемножителя 29, На вторые входы этого перемножителя 29 с первых установочных входов 37 подается значение сигнала (1- a ), в результате чего на выходах перемножителя 29 формируется последовательность ((1- a )Xm}, поступающая на первые входы двоичного сумматора 31. Выходной сигнал сумматора 31 задерживается в буферном регистре 33 на один период частоты дискретизации и поступает на первые входы второго перемножителя 30 и вторые вхо ды вычитателя 32. На вторые входы перемножителя 30 со вторых установочных входов 38 подается значение сигнала а, в результате чего на вторые входы двоичного сумматора 31 поступает последовательность значений (a У г1}. Сумматор 31 суммирует выходные сигналы перемножителей

29 и 30, формируя выходную импульсно-кодовомодулированную последовательность (Ym m= а ym-1+(1 — а ) Xm} согласно(4) на выходах 41, Знаковый разряд(Яуп (УП ) } последовательности (Ym}. подключенный дополнительно к выходу 42, является выходом компаратора 4 знака. Вычитатель 32 производит вычитание предыдущего отсчета Ym-1 из текущего Ym, формируя выхрдной дельтамодулированный сигнал Pm = Ув - Ym-1 согласно (3), модуль которого подается на выходы 40, а знаковый разряд — на выход 39.

Таким образом, на первом 39, вторых 40 и третьих 41 выходах формируются последовательности сигналов ($ур(Рв " }, () Pm " (}, (Pm")}, эквивалентные соответственно последовательностям на выходах 25,26 и 27 многоуровневого дельта-модулятора 11 вычислительного блока 3,2.

Такое выполнение блока 1 центрирования, компаратора 4 нуля и многуровневого дельта-модулятора 11 позволяет увеличить технологичность и быстродействие цифрового фильтра, поскольку по сравнению с обычным фильтром нижних частот, компаратором нуля и многоуровневым дельта-модулятором, например (3), резко сокращено число аналоговых узлов, которые к тому же обладают значительными задержками. В данном случае применяется только один цифроаналоговый блок 34, а остальные блоки являются цифровыми, что позволяет так5 же реализовать высокое быстродействие.

Накапливающий сумматор 18 (19) (фиг.3) работает следующим образом.

Значение соответствующего произведения d< = R<" stn(а t) поступает с инфорх)

10 мационных. входов 46 на первые входы двоичного сумматора 43, на вторые входы которого с выхода первого буферного регистра 44 поступает накопленное в нем значение. Сумматор 43 суммирует эти значения и

15 по импульсу с тактового входа 22 фильтра, поступающего на тактовый вход 47 блока 18, значение суммы записывается в регистр 44, В конце интервала реализацииЯйоимпульсу с выхода переполнения счетчика 2, посту20 пающему на вход 48 обнуления, значение накопленной в сумматоре 43 суммы записывается во второй буферный регистр 45 и поступает на выходы 19 блока 18, а первый буферный регистр сбрасывается в исход25 ное, нулевое состояние, Преобразователь 15 кода может быть выполнен в виде последовательного включения перемножителя, формирующего знаzs D>

30 чение произведения „1 t из сигналов

D> и t, поступающих на его первые и вторые входы и постоянного запоминающего устройства (ПЗУ), с первых и вторых выходов которого по значениях указанного произве35 дения считываются предварительно в них записанные значения соответственно.

Выделитель 20 модуля может быть выполнен в виде двух ПЗУ и двоичного сумматора, ПЗУ блока 20 из значений S> и Sz

40 фоомируют соответственно значения S< и

Sz, а двоичный сумматор суммирует эти

2 значения, формируя отсчет периодограммы

1(й ) . Остальные блоки могут быть выполнены аналогично прототипу.

Формула изобретения

1. Цифровой фильтр, содержащий блок центрирования, счетчик интервала реализации и с первого по 2К-й вычислительные блоки (К>3), первый вычислительный блок

50 содержит компаратор нуля, выход которого через первый выделитель переднего фронта и выделитель заднего фронта подключен к первому и второму входам элемента ИЛИ, выход которого соединен со счетным вхо55. дом счетчика импульсов, второй выделитель переднего фронта, выход которого подключен к входу обнуления счетчика импульсов. выходы которого соединены с информационными входами буферного регистра, вто1758830 рой вычислительный блок содержит многоуровневый дельта-модулятор, выделитель задйего франта, выход которого соединен с первым входом злемента ИЛИ., выход которого подключен к счетному входу счетчика импульсоч первый и вта"ой выделители переднего фронта, выходы которых соединены соответственно - вторым входом элемента ИЛИ и входам абнулечия c"låò÷èõà импульсов, выходы ксторага подключены к информационным входам буферного регистра, каждый из с третье а по K-й вычислител н ых блоков содержит входной буферный регистр, выход которого соединен с первым входом вычитателя, выделитель заднего фронта, выход которого соединен с первым входом элемента ИЛИ, выход которого подключен к счетному входу счетчика импульсов, первый и второй выделители переднего фронта, выходы которых соединены соответственно с вторым входом элемента ИЛИ и входом обнуления счетчика импульсов, выходы которога подключены к информационным входам выходного буферного регистра, каждый из (К+1) по 2К-й вычислительных блоков содержит выделитель модуля, вход счетчика-интервала реализации соединен с тактовыми входами к:Hoгауравнев010 дельга-модулятора, второго вычислительнага блока и в адами разреш вЂ:ния "-аписи входных буферных регистров с третьего по K-й вычислительных блоков и .-:,ляется тактовым вха-10м филь,"ра, выход -блока центрирования сседин-..:-ч с входом компаратора нуля первого вычислительного блока и информационным входам многоуровневого дельта-модулятора второl-o вычислительного блока, первый выход каторага падкл(ачен к ВхОдам Быделителя заднего франта и первого выделителя переднега франта второго вычислительного блока и к первому информационному входу входного буферного регистра и второму входу вычитэтеля третьего вычислительного блока, второй выход многоуровневого дельта-модулятора второг0 вычислительного блока соединен с вторым информационным входом входного буферного регистра и третьим входам вычитателя третьга вычислительного блока, первый выход вычитателя

1-го (1 = 3, К-1) вычислительного блока подключен к входам выделителя заднего франта и первого выделителя переднего фрснта одноименного вычислительного бгока и к первому информационному входу входного буферного регистра и второму входу вычитателя (i+1)-го вычислительнага блока, второй выход вычита еля l-га вычислительнага блока соединен с вторым информационным входом буферного регистра и третьим

25 с0

Q5

55 входам вычитателя (1+1)-го вычислительного блока, выход вычитателя К-га вычислительного блока соединен с входами выделителя заднего франта и первого выделителя переднего франта К-го вычислительнага блока, выход переполнения счетчика интерва,а реализации подключен K входам втсрь!х выделителей переднего фронта с первого по K и вычислительных блоков, входа»; разрешения записи буферных регистров первого и второго вычислительных блоков и входам аазрешения записи выходных буферных регистров с третьего по К-й вычислительных блоков, Выходь буферных регистров первого и второго вычислитель;ых блпкав и выходы выходных буферных регистров с третьего по K — é вычислительных блоков являются cooTBPTGTBBHHG с первого по К-й информационными выходами фиг,ьтра, о т л ич а ю шийся тем, то, с целью расширения области применения за счет обнаружения сигнала и определения периадограммы при наличии шума, в каждый из с (К+1) по 2К-й вычислительных блоков введены преобразователь кода, первый и втоаай перемнажители и первый и второй накапливающие сумматоры, первые и вторые выходы преобразователя кад;. соединены с первыми входами первого 1втсраго перемножителей, выходы которых подключены к информационным входам одноименных накапливающих сумматоров, выходы которь х соединены с первыми и вторыми вх0.1ами выделителя модуля, тактовые входы всех накапливающих сумматоров с (K+1}-га па 2К-й вычислительных блоков и тактовый вход блока центрирования подключены к тактовому входу фильтра, входы обнуления всех накаплива1ощих сумматоров (К+1) — (2К)-га вычислительных блоков подключены к выходу переполнения счетчика интервала реализации, разрядные выходы которого соединены с первыми и входами преобразователей кода с (К+1)-го па (2К)-го вычислительных блоков, вторые входы которых подключены соответственна с первого па

К-й информационным выходам фильтра, третий выход многоуровневого дельта-модулятора соединен с вторыми входами всех перемножителей с (К+1}-го по (2К)-й вычислительных блоков, выходы выделителей модуля с (К+1)-го по 2К-й вычислительных блоков являются с (К+1)-го по (2К)-й информационными выходами фильтра соответственно, ичформацианный вход блока центрирования является информационным входам фильтра, первый и вторые установочные входы блока центрирования являются одноименными входами фильтра.

1758836

2. Фильтр по п1, отличающийся тем, что, с целью повышения быстродействия и технологичности совокупности блока центрирования, компаратора нуля и многоуровневого дельта-модулятора, содержит первый и второй перемножители, двоичный сумматор, буферный регистр, вычитатель и аналого-цифровой преобразователь, инфор.мационный вход которого является информационным входом блока центрирования, тактовый вход аналого-цифрового преобразователя соединен с входом разрешения записи буферного регистра и является тактовым входом многоуровневого дельтамодулятора и блока центрирования, выходы аналого-цифрового преобразователя и буферного регистра соединены с первыми входами соответственно первого и второго перемножителей, выходы которых подключены к первым и вторым входам двоичного. сумматора, выходы которого соединены с информационными входами буферного регистра, первыми входами вычитателя и является третьим входом дельта-модулятора, первыми и вторыми выходами которого являются соответствующие выходы вычитателя, второй вход которого подключен к выходу буферного регистра, знаковый разряд выхода двоичного сумматора является выходом компаратора нуля, вторые входы

5 первого и второго перемножителей являются соответственно первыми и вторыми установочными входами блока центрирования.

3. Фильтрпоп1,отличающийся тем, что накапливающий сумматор содер10 жит первый и второй буферные регистры и двоичный сумматор, первые входы которого являются информационными входами накапливающего сумматора, выходы двоичного сумматора соедине .ы с информационными

15 входами первого и второго буферных регистров, тактовый вход первого буферного регистра является .тактовым входом накапливающего сумматора, вход обнуления первого буферного регистра соединен с так20 товым входом второго буферного регистра и является входом обнуления накапливающего сумматора, выходы первого буферного регистра соединены с вторыми входами двоичного сумматора, выходы второго буферного

25 регистра являются выходами накапливающего сумматора.

1758836

Составитель Ю.Ланцов.

Техред ММоргентал Корректор М.Максимишинец

Редактор Ю.Середа

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 3010 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб., 4/5

Цифровой фильтр Цифровой фильтр Цифровой фильтр Цифровой фильтр Цифровой фильтр Цифровой фильтр Цифровой фильтр Цифровой фильтр Цифровой фильтр 

 

Похожие патенты:

Изобретение относится к автоматике , вычислительной и измерительной технике и может использоваться, например , в системах цифровой обработки изображений для классификации сигналов,по их корреляционным и спектральным характеристикам

Изобретение относится к вычислительной технике

Изобретение относится к вычислительной технике

Изобретение относится к вычислительной технике и является усовершенствованием изобретения по авт св

Изобретение относится к вычислительной технике

Изобретение относится к вычислительной технике

Изобретение относится к вычислительной технике и технике связи

Изобретение относится к технике связи и вычислительной технике и является усовершенствованием изобретения по авторскому свидетельству N 1559409

Изобретение относится к вычислительной технике и технике связи

Изобретение относится к автоматике , вычислительной и измерительной технике и может использоваться, например , в системах цифровой обработки изображений для классификации сигналов,по их корреляционным и спектральным характеристикам

Изобретение относится к цифровой обработке сигналов

Изобретение относится к вычислительной технике

Изобретение относится к вычислительной технике

Изобретение относится к цифровой технике и может быть использовано в системах цифровой обработки радиотехнических сигналов

Изобретение относится к цифровой технике и может быть использовано в системах цифровой обработки радиосигналов

Изобретение относится к вычислительной технике и является усовершенствованием изобретения по авт св

Изобретение относится к вычислительной технике

Изобретение относится к радиотехнике, в частности к цифровой обработке радио-, гидрои звуколокационных сигналов, и может быть применено для фильтрации в реальном масштабе времени сигналов, представленных в цифровом коде

Изобретение относится к области вычислительной техники и может быть использовано при решении многокритериальных задач исследования операций

Изобретение относится к области автоматики и вычислительной техник и может быть использовано в системах обпаботки изображений, корреляционного и спектрального анализа и т.п

Наверх