Многоканальный коммутатор

 

Изобретение относится к радиоэлектронике, в частности .к злектронной коммутационной технике. В многоканальном коммутаторе реализуется свободный доступ к каналам при коррекции режима их опроса и адресного опроса каналов. Многоканальный коммутатор содержит один блок формирования адреса канала, один таймер, один генератор тактовых импульсов, в каждом канале один Д-триггер, а также один формирователь одиночного импульса, один элемент ИЛИ, один блок свободного доступа и один блок выбора режима. 3 з. п. ф. и 8 ил.

(я)5 Н 03 К 17/62

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ (К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1

Э

l О (й 00

l ф ъ ,Я:г "Ь

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (21) 4935318/21 (22) 12.05.91 (46) 07.12.92. Бюл. N. 45 (72) В. П. Гузь и А. А. Бянкин (56) Авторское свидетельство СССР

Мг 1226644, кл. Н 03 К 17/56, 1984, Авторское свидетельство СССР

М 1661986, кл. Н 03 К 17/00, 1989. (54) МНОГОКАНАЛЬНЫЙ КОММУТАТОР (57) Изобретение относится к радиоэлектронике, в частности к электронной коммутациИзобретение относится к радиоэлектронике, в частности к электронной коммутационной технике, и может быть использовано в автоматических системах сбора информации.

Известен многоканальный коммутатор, содержащий генератор тактовых импульсов, распределитель импульсов, блок управления, выход которого подключен через дополнительный ключевой элемент и источник тока к шине питания, общую и информационную шину, в каждом канале источник информации, первый и второй ключевые элементы и синхронный Д-триггер. Выход источника информации в каждом канале через первый ключевой элемент подключен к информационной шине, первый вход источника информации соединен с общей шиной, а второй вход через второй ключевой элемент — с шиной питания. Информационный вход Д-триггера первого канала соединен с выходом распределителя импульсов, прямые выходы Д-триггеров, кроме Д-триггера последнего канала, соединены с информационными входами Д-триггеров последующих каналов и с входами ключевых

Б(.), Ä 1780182 А1 онной технике. В многоканальном коммутаторе реализуется свободный доступ к каналам при коррекции режима их опроса и адресного опроса каналов. Многоканальный коммутатор содержит один блок формирования адреса канала, один таймер, один генератор тактовых импульсов, в каждом канале один Д-триггер, а также один формирователь одиночного импульса, один элемент

ИЛИ, один блок свободного доступа и один блок выбора режима. 3 з. и. ф. и 8 ил. элементов соответственно своих каналов.

Коммутатор содержит также генератор импульсов ускоренного опроса, регистр адреса. регистр текущего адреса. формирователь импульса запроса, элемент ИЛИ, два триггера, четыре элемента И. M элементов сравнения, причем входы каждого из элементов сравнения соединены с одноименными выходами регистра адреса и регистра текущего адреса, а выходы всех М элементов сравнения подключены к входам первого М-входового элемента И, выход которого подключен к второму входу первого триггера, первый вход которого соединен с выходом формирователя импульсов запроса и вторым входом второго триггера, прямой выход первого триггера подключен к первому входу второго элемента И, к второму входу которого подключен выход генератора импульсов ускоренного опроса, а выход второго элемента И подключен к первому входу элемента ИЛИ, инверсный выход первого триггера подключен к первому входу третьего элемента И, к второму входу которого подключен генератор тактовых импульсов, а выход третьего элемента И сое1780182 динен с первым входом второго триггера и первым входом четвертого элемента И, второй вход которого соединен с прямым выходом второго триггера, а выход четвертого элемента ИЛИ подключен к второму входу элемента ИЛИ, выход которого соединен с входами распределителя импульсов, блока управления, регистра текущего адреса, входами синхронизации Д-триггеров.

Недостатком данного коммутатора является значительное время доступа к адресуемому источнику информации, прямо пропорциональное его номеру в цепи источников, а также невозможность сохранения достоверности информации канала, при onросе которого поступил сигнал "запрос канала".

Известен также коммутатор, содержащий генератор тактовых импульсов, распределитель импульсов, блок управления, выход которого подключен через дополнительный ключевой элемент и источник тока к шине питания, общую и информационную шину, в каждом канале источник информации, первый и второй ключевые элементы и синхронный Д-триггер. Выход источнлка инфор1 ации в каждом канале через первый ключевой элемент подключен к информационной шине, первый вход источника информации соединен с общей шиной, а второй вход через второй ключевой элемент соединен с шиной питания. Информационный вход Д-триггера первого канала соединен с выходом распределителя импульсGÁ, пpямые выходы Д-триггеров, кроме триггера последнего канала, соединены с информационными входами Д-триггеров последующих каналов и с входами ключевых элементов соответственно своих каналов.

Коммутатор содер>кит так>ке эле -:е .т И, устройство формирования адреса, два блока из M элементов И, блок из M элементов

ИЛИ, блока АЦП, блок из М элементов И. запоминающее устройство, триггер Шмидта, регистр адреса, причем первый вход элемента И, вход "запись" запомина1огцего устройства и первые входы элементов И первого блока из М элементов И и блока из

N элементов И соединены с инверсным выходом триггера Шмидта, прямой выход которого подключен к входу "чтение"" запоминающего устройства и к первым Входам элементов И второго блока из M элементов И, вход триггера Шмидта соединен с входом "запрос" многоканального коммутатора, вторые входы элементов И второго блока из M элементов И соединены с ссответствующими выходами регистра адреса, входы которого соединены с адресными входами многоканального коммутатора, 5

40 5>

Г0

55 второй вход элемента И подключен к выходу генератора тактовых импульсов, а выход элемента И соединен с входами распределителя импульсов, блока управления, устройства формирования адреса и с входами синхронизации Д-триггеров, синхронизирующий вход устройства формирования адреса подключен к выходу распределителя импульсов, вторые входы элементов И первого блока из M элементов И подключены к соответствующим выходам устройства формирования адреса, выходы одноименных элементов И первого и второго блоков из

M-элементов И соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИ блока из М элементов

ИЛИ, выходы которых соединены с соответствующими адресными входами запоминающего устройства, информационные входы которых соединены с соответствующими выходами элементов И блока из N элементов И, информационные выходы запомина1о щего устройства соединены с информационными выходами многоканального коммутатора, вторые входы элементов

И блока из И элементов И соединены с соответствующими выходами блока АЦП, вход. которого подключен к информационной ши1.I Е.

Недостатком данного коммутатора является его неспособность обеспечить свобод11ый доступ потребителя к источнику информации в реальном масштабе времени, Наиболее близким к предлагаемому является многоканальный коммутатор, содержащий блок формирования адреса канала, таймер, распределитель. импульсов, блок управления, кл очевой элемент, источниктока, информационную шину, шину питания и общую шину, а также генератор тактовых импульсов, выход которого соединен с входом блока управления, выход которого подклю ен через ключевой элемент и источник тока к шине питания, соединенной в каждом .анале с первым входом первого ключевого элемента, второй вход которого подключен к первому входу второго ключевого злеменТг и выходу Д-триггера, а выход соединен с первым входом источника информации, рторой вход которого подключен к общей шине, а выход соединен с вторым входом второго ключевого элемента, выход которого подключен к информационной шине, причем вход сброса Д-триггера соединен с входами сброса Д-триггеров остальных каналов и первым выходом блока формирования адреса канала, вход которого соединен с входом адреса устройства, Выход таймера подклю1ен к синхронизирующим входам Д-триггеров каналов и входу распределителя

1700182

15

55 импульсов, выход которого соединен с информационным входом Д-триггера первого канала и первым входом таймера, группа вторых входов которого подключена соответственно к группе вторых выходов блока формирования адреса канала. группа третьих входов — соответственно к выходам Дтриггеров каждого канала, причем выход

Д-триггера, за исключением Д-триггера последнего канала, связан с информационным входом Д-триггера последующего канала, четвертый вход таймера соединен с выходом генератора тактовых импульсов, пятый — с первым выходом блока формирования адреса канала, а шестой — с информационным входом устройства.

Недостатком данного коммутатора являются его низкие функциональные возможности, обусловленные неспособностью коммутатора реализовать свободный доступ потребителя к каналам при коррекции режимов их опроса и адресный опрос каналов, Цель изобретения — расширение области использования устройства путем реализации свободного доступа к каналам при коррекции режима их опроса и адресного опроса каналов.

Поставленная цель достигается тем, что в многоканальный коммутатор, содержащий блок формирования адреса канала, таймер, генератор тактовых импульсов и в каждом канале Д-триггер, выход которого соединен с выходной шиной данного канала, а синхронизирующий вход с синхронизирующими входами Д-триггеров остальных каналов и выходом таймера, группа первых входов которого подключена соответственно к группе первых выходов блока формирования адреса канала, группа вторых входов — соответственно к выходам

Д-триггеров каждого канала, причем выход

Д-триггера, за исключением Д-триггера последнего канала, связан с информационным входом Д-триггера последующего канала, третий вход таймера соединен с выходом генератора тактовых импульсов, четвертый — со вторым выходом блока формирования адреса канала, пятый — с информационным входом устройства, дополнительно введены блок свободного доступа, блок выбора режима, элемент ИЛИ и формирователь одиночного импульса, вход которого соединен с выходам таймера, а выход — с шестым входом таймера и входом элемента ИЛИ, второй вход которого подключен к выходу Д-триггера последнего канала, а выход — к информационному входу

Д-триггера первого канала, при этом второй вход формирователя одиночного импульса

50 соединен со вторым выходом блока формирования адреса канала и первым входом блока свободного доступа, группа вторых входов которого подключена соответственно к группе вторых входов таймера, третий вход соединен с синхронизирующими входами Д-триггеров каналов, четвертый — с первым входом управления устройства, пятый — с первым выходом блока выбора режима, второй выход которого соединен с входом адреса блока формирования адреса канала, первый, второй и третий входы— соответственно с входом адреса устройства, вторым и третьим входами управления устройства, а группа четвертых входов — соответственно с группой первых выходов блока свободного доступа, группы вторых и третьих выходов которого подключены соответственно к входам установки и входами сброса Д-триггеров каналов. а четвертый выход — к седьмому входу таймера.

Осуществление изобретения позволит расширить функциональные возможности устройства за счет реализации возможности свободного доступа к каналам при коррекции режима их опроса и адресного опроса каналов. Будет обеспечена возможность получения потребителем информации каналов с большей оперативностью, На фиг. 1 представлена функциональная схема многоканального коммутатора, на фиг. 2 — блок свободного доступа; на фиг.

3 — блок сравнения; на фиг. 4 — блок выбора режима; на фиг. 5 — таймер; на фиг. 6 — блок формирования адреса канала; на фиг. 7 и 8 — временные диаграммы работы устройства.

Многоканальный коммутатор содержит блок 1 формирования адреса канала, таймер

2, генератор 3 тактовых импульсов и в каждом канале Д-триггер 4, выход которого соединен с выходной шиной данного канала 5, а синхронизирующий вход — с синхронизирующими входами Д-триггеров остальных каналов и выходом таймера, группа первых входов 6 которого подключена соответственно к группе первых выходов 7 блока 1 формирования адреса канала. группа вторых входов 8 — соответственно к выходам

Д-триггеров каждого канала, причем выход

Д-триггера, за исключением Д-триггера последнего канала, связан с информационным входом Д-триггера последующего канала, третий вход 9 таймера соединен с выходом генератора тактовых импульсов, четвертый

10 — со вторым выходом 11 блока 1 формирования адреса, пятый 12 — с информационным входом 13 устройства, а также содержит блок 14 свободного доступа, блок

15 выбора режима, элемент ИЛИ 16 и формирователь 17 одиночного импульса, вход

1780182 которого соединен с выходом 18 таймера 2, а выход — с шестым входом 19 таймера и входом элемента 16 ИЛИ, второй вход которого подключен к выходу Д-триггера 4 последнего канала, а выход — к информационному входу Д-триггера 4 первого канала, при этом второй вход формирователя 17 соединен со вторым выходом 11 блока 1 и первым входом 20 блока 14, группа вторых входов 21 которого подключена соответственно к группе вторых входов 8 таймера, третий вход 22 соединен с синхронизирующими входами Д-триггеров

4 каналов, четвертый 23 — с первым входом управления 24 устройства, пятый 25 — с первым выходом 26 блока 15 выбора режима, второй выход которого 27 соединен с входом адреса 28 блока 1, первый 29, второй- 30 и третий 31 входы — соответственно с входом 32 адреса устройства, вторым 33 и третьим 34 входами управления устройства, а группа четвертых входов 35 — соответственно с группой первых выходов 36 бояка совбодного доступа 14, группы вторых 37 и третьих 38 выходов которого подключены соответственно к входам установки и входам сброса Д-триггеров каналов, а четвертый выход39 — кседьмому входу40таймера, Блок 14 свободного доступа содержит элементы И 41, ИЛИ 42, а также по числу каналов логические элементы ЗАПРЕТ

43,вторые 44, третьи 45 и четвертые 46 элементы И, вторые 47, третьи 48, четвертыс 49 и пятые 50 элементы ИЛИ, элементы 51 задержки и блоки 52 сравнения, входы ксторых соединены между собой и с пятым входом 25 блока свободного доступа, вторые входы -- с выходами пятых элементов

ИЛИ 50, входы которых соединены ме><ду собой и первым входом 20 блока с;ободного доступа, а ьторые входы — с выходами -гетвертых элементов ИЛИ 49, входы которых подключены к выходам третьих элементов И

45, входы которых соединены между собой и с третьим входом 22 блока свободного доступа, четвертый вход 23 которого соединен с входами четвертых элементов И 46, выходы которых через элементы эадер><ки

51 соединены с вторыми входами четвертых элементов ИЛИ 49, а вторые входы — с гторыми входами третьих элементов И 45, выходами соответствующих блоков сравнения

52 и одноименными входами третьих элементов ИЛИ 48, за исключением одноименного третьего элемента ИЛИ, выходы которых соединены с входами элеменгов

ЗАПРЕТ 43 и вторых элементов И 44, вторые входы которых связаны между собой и четвертым входом 23 блока свободного досту- па, а выходы — с первыми входами вторых

30 J 5

55 элементов ИЛИ 47, вторые входы которых соединены между собой и с первым входом

20 блока свободного доступа, третьи входы — с выходами элементов ЗАПРЕТ 43, при этом вторые входы 21 блока свободного доступа связаны с инверсными входами соответствующих элементов ЗАП Р ЕТ 43, первые выходы 36 его соединены с выходами соответствующих блоков сравнения 52 и соответствующими входами элемента ИЛИ 42, выход которого подключен к входу элемента

И 41, второй вход которого связан с четвертым входом 23 блока свободного доступа, вторые выходы 37 которого соединены с выходами соответствующих четвертых элементов ИЛИ 49, третьи выходы — с выходами соответствующих вторых элементов ИЛИ

47, а четвертый выход 39 подключен к выходу элемента И 41.

Блок сравнения 52 содержит регистр памяти 53, группу элементов "эквивалентность" 54, выходы которых подключены ко входам элемента И 55, выход которого соединен с входом установки триггера 56, выход которого подключен к выходу блока сравнения, а вход сброса через элемент 57 задержки подключен ко второму входу бло-ка сравнения, при этом одноименные разряды вь:хода регистра памяти 53 и первого входа блока сравнения подключены соответственно к первым и вторым входам группы элементов "эквивалентность".

Блок выбора режима содержит элементы ИЛИ-НЕ 58, ИЛИ 59, первый элемент И

60, первый 61 и второй 62 элементы И-НЕ, а также группы вторых 63 и третьих 64 элементов Yi, причем входы I-го элемента И в группе подключены к I-му разряду первого входа 29 блока выбора режима, вторые входы вторь, х элементов И 63 подключены к выходу первого элемента И 60, а вторые входы третьих элементов И 64 подключены к выходу второго элемента И вЂ” НЕ 62, вход которого ссединен с входом первого элемента И 60 и выходом элемента ИЛИ 59, а второй вход соединен с выходом первого элемента l!1 — НЕ 61, вход которого соединен со вторым входом первого элемента И 60 и выходом элемента ИЛИ вЂ” НЕ 58, второй вход соединен с третьим входом 31 блока выбора режима и входом элемента ИЛИ 59, второй вход которого подключен ко второму входу

30 блока выбора режима; при этом входы элемента ИЛИ вЂ” НЕ 58 подключены соответственно к четвертым входам 35 блока выбора ре>кима, выходы 1-го второго элемента И

63 в группе подключены к I-му разряду первого 26 выхода блока выбора режима, а выходы I-го третьего элемента И 64 в группе

1780782

10 подключены к i-му разряду второго выхода

27 блока выбора режима.

Таймер содержит группы элементов

ИЛИ 65, Д-триггеры 66 дешифратор 67, первый 68 элемент ИЛИ, элемент И 69, элемент

70 задержки, триггер 71 режима, а также группы регистров 72, элементов 73 задержки, вторых элементов ИЛИ 74, ключевых элементов 75, ждущих мультивибраторов

76, входы которых соединены соответственно с вторыми входами 8 таймера, а выходы — с первыми входами ключевых элементов

75, вторые входы которых подключены к выходам соответствующих регистров 72, э одноименные разряды выходов ключевых элементов 75 соединены с входами соответствующих элементов ИЛИ 65, выходы которых подключены к входу дешифратора 67 в соответствии с номерами разрядов на входах элементов ИЛИ 65, при этом первые входы 6 таймера соединены с соответствующими входами сброса регистров 72 и через элементы задержки 73 с входами записи регистров, информационные входы которых соединены между собой и с пятым входом

12 таймера, третий вход которого соединен с первым входом элемента И 69 и синхровходами Д-триггеров 66, выходы которых соединены с информационными входами последующих Д-триггеров 66, за исключением последнего, а их входы сброса соединены с выходами соответствующих вторых элементов ИЛИ 74, первые входы которых соединены между собой и с седьмым входом

40 таймера, вторые входы вторых элементов

ИЛИ 74 соединены между собой, с четвертым входом 10 таймера и с входом установки триггера режима 71. вход сброса которого соединен с шестым входом 19 таймера, а выход — со вторым входом элемента

И 69, выход которого соединен с входом первого элемента ИЛИ 68, выход которого подключен к выходу 18 таймера, а второй вход соединен с выходом последнего Дтриггера 66 и через элемент задержки 70 соединен с третьим входом второго элемента ИЛИ 74, соответствующего последнему

Д-триггеру 66; при этом разряды выхода дешифратора 67 в порядке убывания номеров подключены к входам установки Д-триггеров, кроме последнего, так, что старший разряд выхода подключен к входу установки первого Д-триггера, а младший — к входу установки предпоследнего Д-триггера.

Блок формирования адреса канала аналогичен подобному блоку в прототипе. Он содержит группу ждущих мультивибраторов

77, выход первого из которых соединен со вторым выходом 11 блока формирования адреса канала, а выходы остальных подклю5

55 чены соответственно к группе первых выходов 7 блока формирования адреса канала, входы ждущих мультивибраторов соединены соответственно с выходами дешифратора 78, вход которого подключен к входу 28 блока формирования адреса канала, Многоканальный коммутатор работает следующим образом, .

Исходный режим. На втором и третьем входах управления устройства низкий уровень напряжения. При.этом на выходе элемента И вЂ” НЕ 62 блока выбора 15 режима будет высокий уровень напряжения и информация с входа 32 адреса устройства через третьи элементы И 64 будет поступать на блок формирования адреса канала 1. На вход 25 блока свободного доступа 14 она не поступит вследствие низкого уровня напряжения на выходе элемента И 60 блока выбора режима, В первом режиме устройство работает аналогично прототипу. Началу опроса должно предшествовать введение в блок 1 формирования адреса канала с входа 32 адреса устройства кодовой окмбинации "начало работы". При этом на выходе дешифратора 78, соединенном с входом первого ждущего мультивибратора 77, появится высокий уровень напряжения, под действием которого произойдет формирование импульса на выходе 11. Высокий уровень напряжения на выходе 11 установит в исходное состояние формирователь 17 одиночного импульса, блоки 52 сравнения и обнулит Д-триггеры 4 каналов и передним фронтом Д-триггеры 66 таймера и триггер 71 режима. Д-триггеры 66 по входам установки и сброса срабатывают по переднему фронту сигнала установки и сброса, Д-триггеры 4 по этим. входам срабатывают по уровню сигнала. На прямых выходах Д-триггеров установится низкий уровень напряжения, на выходе триггера 71 режима — высокий.

Пусть необходимо увеличить длительность опроса канала на К, где К вЂ” число, вводимое по информационному входу 12 устройства в соответствующий регистр 72 таймера, На вход 28 блока 1 формирования адреса канала подается код номера канала, длительность опроса которого нужно изменить. При этом происходит срабатывание соответствующего ждущего мультивибратора 77 и высокий уровень напряжения установится на первом выходе 7 блока, соответствующем поданному на вход блока

1 коду номера канала. При этом на соответствующем первом входе 6 таймера появится сигнал, передний фронт которого обнулит соответствующий регистр 72, а через время задержки, определяемое соответ1780182 ствующим элементом 73 задер>кки, обес Iåчит запись параллельного кода числа I . в выбранный регистр.

Генератор тактовых импульсов 3 формирует последовательность тактовых импульсов с периодом повторения Т, Сигналы тактовой частоты через элемент И 69, на втором входе которого высокий уровень напряжения, и первый элемент ИЛИ 68 поступают на синхронизирующие входы

Д-триггеров 4 и формирователь 17 одиночных импульсов, формирующий на своем выходе одиночный импульс при поступлении на него с выхода 18 таймера первого синхроимпульса генератора тактовых импульС,I HGfl, появившийся ILB вых Ipo формирователя I1, поступит на информационный вход Д-триггера 4 первого канала, на синхронизирующем входе которого в этот момент присутствует сигнал с выхода 18 таймера 2, Д-триггер 4 первого канала переключится и на его выходе (выходной шине) установится высокий уровень напряжения, Передний фронт сигнала на вы",îäå Дтриггера 4 вызывает срабатывание cooTI;BT ствующего ждущего мультивибратора 76, который формирует импульс, открыва1огций соответствующий ключевой элемент 75, Так как I-ый разряд входа дешифратора 67 соединен с выходом элемента ИЛИ 65, обьединяющего I-ые разряды выходов кл1очевых элементов 75, параллельный код числа К, записанного в регистр 72 первого канала, через ключевой элемент 75 и элементы ИЛИ

65 поступит на вход дешифратора 67, В соответствии со значением числа К, записанного в регистре 72 опрашиваемого канала., на определенном выходе дешифратзра

67 сформируется импульс. длительность которого зависит от параметров соответствующего ждущего мультивибратор» 76. Этот импульс передним фронтом установит в единичное состояние соответствующий Дтриггер 66. -1исло Д-григгеров 66 о1 редсллется количеством выходных Разрядов дешифратора 67 и не больше L==2 (так к,:1к в зависимости от величины К могут быть задействованы все или не все выход:1ые разряды дешифратора 67). При этом с-.арший разряд дешифратора 67, соответству1ощий К11акс, соединен с первым Д-триггеI>ol

66, амладший,,соответствующий К=О, — с предпоследним Д-триггером 66. Так как в этот момент триггер 71 режима сигналом с выхода формирователя 17 установлен B нулевое состояние, следу1ощий импульс тактовой частоты генератора 3 так овых импульсов не поступит через элемент И 69 и элемент ИЛИ 68 нэ выход 18 таймера 2, а перекл1очит соответствующий Д-триггер бб, 10

r> 0

55 находящийся в единичном состоянии. Следующий тактовый импульс вызовет переключение следующего Д-триггера 66.

Г1роцесс перекл1очения этих триггеров будет повторяться до тех пор, пока не перекл1очится последний Д-триггер 66, выход которого через элемент ИЛИ 68 связан с выходом 18 таймера 2, Сигнал на выходе 18 таймера 2 своим передним фронтом перекл1очит Д-триггеры 4 каналов Ln начнется опрос следующего канала.

Значение числа К, записанного в регистр 72 соответствующего канала, определяет выбор Д-триггера 66, местоположение которого в цепочке задает длительность опроса даllliого к,1ала.

Элеме111 задержки 70, выход которого через элеме11т ИЛИ 73 соединен с входом сброса последнего Д-триггера 66, обеспечивает его принудительну1о установку в нулевоа состояние через время тЫо и формирование выходного импульса последIIeI o Д-триггера 66, Принципиальная необходимость элемента задержки 70 обусловлена следующим. Пусть в два или несколько последовательных регистров 72 эаписанозначоние К=О, С началом опроса первого канала, для которого К=О, переключится в единичное положение предпоследний Дтриггер 66, Следующий тактовый импульс переключит последний Д-триггер бб, на Bbl ходе которого появится единичный сигнал,который перед11им фронтом переключит Дтриггеры 4. Начнется опрос следующего канала, для которого К=О.

Предпоследний Д-триггер 66 вновь перекл1очится в единичное состояние, а следующий тактовый импульс подтвердит нахождени последнего Д-триггера 66 в единичном состоянии. Так как фор лирования ново1o переднего фронта сигнала не происходит на его выходе, следующего переключения Д-триггеров 4 не произойдет.

Процесс опроса каналов нарушится.

Число К можно записывать во время работы коммутатора в регистры 72 любых каналов, в том числе и в те, где ранее было записано иное значение числа К.

Сигнал с выхода Д-триггера 4 последнего ка1ьэла через элемент ИЛИ 16 поступает на вход Д-триггера 4 первого канала, и процесс опроса повторяется, Ре>ким свободного доступа к каналам при коррекции режима их опроса.

На пер в ом и третьем (соответствен но 24

In 34) входах управления высокий уровень напряжения, на информационном входе 13 устройства — код числа К, которое требуется записать по адресу А, подаваемому на вход

1780182 адреса 32 устройства. Значение адреса с первого входа 29 блока выбора режима через третьи элементы И 64, на других входах которых высокий уровень, напряжения с выхода элемента И вЂ” НЕ 62, поступает на вход

28 блока 1 формирования адреса канала и через вторые элементы И 63, на других входах которых высокий уровень напряжения с выхода элемента И 60 — на пятый вход 25 блока 14 свободного поступа. При этом осуществляется запись кода числа К в регистр памяти таймера 2 по указанному адресу. На выходе блока сравнения 52, соответствующего этому адресу, появится высокий уровень напряжения, который через четвертый элемент И 46, на другом входе которого высокий уровень напряжения по первому входу 24 управления, элемент задер>кки и четвертый элемент ИЛИ 49 поступит на второй выход 37 блока свободного доступа, а значит, на вход установки Д-триггера 4, соответствующего адресу А. Одновременно сигнал с выхода блока сравнения 52 поступит через третьи элементы ИЛИ 48, вторые элементы И 44 и вторые элементы ИЛ И 47— на третьи выходы 38 блока свободного доступа, а значит, входы сброса Д-триггеров 4, не соответствующие адресу А, и обнулит l., Высокий уровень сигнала с выхода 52 блока сравнения через элементы ИЛИ 42 и И 41 поступит на четвертый выход 39 блока свободного доступа, седьмой вход 40 таймера и через элементы ИЛИ 74 передним фронТоМ обнулит Д-триггеры 66 таймера.

Д-триггер 4, соответствующий адресу А, сигналом по входу установки будет переключен в единичное положение, при этом благодаря элементу 51 задержки на выходе четвертого элемента И 46 переключение его, запуск ждущего мультивибратора 76 таймера и установка соответствующего триггера 66 в единичное состояние произойдет после обнуления Д-триггеров 66 сигналом по седьмому входу таймера, Длительность опроса канала будет установлена в соответствии со значением числа К, записанного в регистре 72 памяти канала, к которому потребитель получил доступ. После опроса канала, соответствующего адресу А, будет продолжен циклический опрос последующих каналов, После того, как значение адреса А поступило на вход блока свободного доступа, на выходе соответствующего блока 52 сравнения появится высокий уровень напряжения, который приведет к установлению низкого уровня напряжения на выходе элемента ИЛИ-НЕ 58 блока 15 выбора режима. Это приведет к тому, что следующее значение адреса (свободный доступ к другому каналу) не может быть подано в

ЗС

55 блок формирования адреса и блок свободного доступа ранее, чем обнулится блок 52.

Обнуление блока 52 сравнения осуществляется сигналом с выхода четвертого элемента

ИЛИ 49, поступающим через пятый элемент

ИЛИ 50 на второй вход блока сравнения после установки Д-триггера 4, соответствующего адресу А, в единичное состояние, На фиг, 7 приведены временные диаграммы работы коммутатора при осуществлении свободного доступа к каналу. При этом в регистре 72 памяти, соответствующем каналу, к которому осуществляется доступ, записывается значение К=О. На диаграмме: тз — параметры элемента задер>кки на выходе элемента И 46; тз1— параметры элемента задержки блока сравнения; тзуо — параметры элемента задерж1 ки 0 таймера; U a>ix4 — уровень сигнала на выходе тригера 4 канала, опрашиваемого s момент времени, предшествующий началу свободного доступа к другому каналу; О» хл — уровень сигнала на выходе три гера 4 канала, к которому осуществляется свобод1

НЫй ДОСТУП, 0»х CI> — УРОВЕНЬ СИГНаЛа На выходе григгера бб, предпоследнего в цепо ке триггеров бб таймера (в случае К=-0 из цепочки задейстгуется именно этот тригге р)

Из диаграммы видно, что для случая, когда К-О, длите .ьность опроса канала "й меньше периода следования тактовой частоты Т (при этом Т> гз+ t»). Величины

Ь. может сказаться недостаточно для обеспечения достоверности информации по каналу. В этом случае потребитель может обеспечить достоверность, установив значение К=О, Для удобства потребителя сигнал с выхода элемента ИЛИ-Н Е 58 может использоваться для индикации времени, когда разрешен свободный доступ.

В устройстве предусмотрена возможность сохранения достоверности информации канала, при опросе которого должен быть начат свободный доступ к другому каналу. В этом случае на первом входе 24 управления устройства низкий уровень напря>кения, а сигнал с выхода блока 52 сравнения поступает на вход четвертого элемента ИЛИ 49 через третий элемент И 45 только в момент прихода синхроимпульса по третьему входу 22 блока свободного доступа. До этого момента продолжается опрос предыдущего канала, на входе сброса

Д-триггера 4 которого сигнал с выхода второго элемента ИЛИ 47 отсутствует. С приходом синхроимпульса переключения последующего Д-триггера 4 не произойдет, 1780182 так как на его входе сброса в течение времени т31 после прихода синхроимпульса (гз1 — параметр элемента задержки блока сравнения) присутствует сигнал с выхода сооТветствующего второго элемента ИЛИ 47, Сигнал с выхода четвертого элемента ИЛИ

49 установит Д-триггер 4, cooTBQTcTâóþùèé адресу А на входе 32 устройства, в единичное положение и начнется опрос соответствующего канала. Блок 52 сравнения устанавливается сигналом с выхода четвертого элемента ИЛИ 49 в исходное состояние.

На фиг. 8 приведены временные диаграммы работы коммутатора для указанного

СЛУ 1аЯ, I ÄÅ; Upkix 4 — УРОВЕНЬ СИП1аЛа На выходе триггера 4 канала; к которому осу1 ществляется свободный доступ; U kkkkx.1 уровень сигнала на выходе триггера 4 канала, при опросе которого поишел сигнал !!з>

11 на свободный Достуг!; U вх сбр и уровень сигнала на входе сброса триггера 4, состоягцего в цепочке за триггером, при опросе

K0Topolo пришел сигнал Цз2 на свободный доступ; Uk kkx QQ — сигнал на выходе триггера

66 предпоследнего п цепочке триггера 66 таймера (К=-О).

Блок сравнения работает следующим образом.

Пусть в режиме свободного доступа к каналам при коррекции режима «v опроса на вход 25 блока свободного доступа подан код адреса А канала, к которому производится свободный доступ. Разряды кода А fko первому входу блока сравнения fIGcTvlBIoT на соответствующие входы элементов 3!(ВИВАЛЕНТНОСТЬ, на вторые входы которых поступают одноименные разряды кода адреса, записанного в регистре памяти Bfîro блока сравнения. В регистре, амяти заг1исывается код адреса. соответсгвующего номеру его K JHBflB, При совпадении KofioH на выходе элемента И появится высо1;.ий уровень напряжения, который устансвит триггер в единичное состояние, Появление высокого уровня сигнала на выходе триггера блока сравнения приведет к тому, что IIB;оде элемента ИЛИ-Н Г 58 блока выбора ре>кима установится низкий уровень наг1 ряжения, который о pQIpBтит подачу кода адреса А, или любого друго1о адреса, через элементы И 63 блока l5 на вход блока сравнения, Единичный сигнал с выхода блока сравнения через элемент И

46, элемент 51 задержки и элемент ИЛИ 49 пост>пает IIа выход 37 блока свободного доступа l1 устанавливает соответству1ощий адресу А триггер 4 устройства в единичное состояние, через элемент ИЛИ 50 поступnåT на второй вход блока сравнения и, гпу.-.тя

4Г) 1-

55 интервал времени т>1(т,! — параметр элемента задержки блока сравнения) устанавливает в исходное (нулевое) сгостояние его триггер, а значит, и сам блок сравнения (см, фиг, 7), При этом на выходе элемента ИЛИ—

НЕ 58 устанавливается высокий уровень сигнала.

Если на входе блока сравнения сохранится код адреса А, цикл сброса записи информации в триггеры 4 устройства повторится, Поэтому длительность подачи кода адреса на вход 25 блока свободного доступа должна быть минимальной и обеспечивать лиьчь переключение триггера блока сравнени:, В случае функционирования устройства в режиме свободного доступа с сохранением достоверности информации по каналу, при опросе которого пришел запрос lla свободный доступ, установка блока сравнения в исходное состояние производится также спустя време lной иl òåðnàë, определяемый параметром элемента задер>кки блока сравнения (см. фиг, 8). Параметр элемента задержки блока сравнения выбирается так, чтобы в случае прихода си11хроимпульса не допустить установки в единичное положение триггера 4, который стоит в цепочке вслед за триггером канала, по которому обеспечивается сохранение достоверности информации.

Пример. Пусть требуется сохранить достоверность по первому каналу, свободный доступ производится к третьему каналу, на выходе блока сравнения, соответствующего третьему каналу, высокий уровень напряжения. На выходах всех элементов ИЛИ

48, кроме элемента ИЛИ 48третьего канала, установится высокий уровень напряжения.

На вь1ходе элемента 43 первого (опрашиваемого в данный момент) канала низкий уровень напря>кения, Значит, на выходе элемента ИЛИ 47 первого канала не формиpyeTñÿ сиг1ал сброса триггера 4 первого

KBIIBла и KBIIBJI продолжает опрашиваться. !а выходе элемента ИЛИ 47 третьего канала также нулевой сигнал, т.е. триггер 4 этого канала не обнуляется, а готов к перекл1очени1о в едини IIIOQ состояние по приходу сиг:- :ала установки. Так как все остальные каналы не опрашиваются, на выходах их элементов НГТ 43, а значит, на выходах элеменTQB ИЛИ 47, им cooTBQTGTBóþùèõ, и входах сброса триггеров 4 этих каналов byдет сигнал высокого уровня. Синхроимпульс, поступивший на вход 22 блока свободного доступа, через элемент И 45 и

ИЛИ 49 третьего канала поступит на выход

37 блока свободного доступа, а значит, на вход установки соответст вую1цего триггера

1780182

4 и переключит его. Начнется опрос третьего канала, Синхроимпульс установит триггер 4 первого канала в исходное состояние, и onрос первого канала прекратится. При этом переключения триггера 4 второго канала не произойдет, так как на его входе сброса в течение некоторого времени присутствует сигнал сброса с выхода элемента ИЛИ 47, соответствующего второму каналу. Это время определяется параметром элемента задержки блока сравнения.

Режим адресного опроса каналов. На первом входе 24 управления устройства устанавливается низкий или высокий уровень напряжения в зависимости от того, требуется ли обеспечить достоверность информации по каналу, при опросе которого будет начинаться адресный опрос, или нет.

ka втором входе 33 управления высокий уровень напряжения, на третьем 34— низкий уровень напряжения. При этом на выходе элемента И вЂ” НЕ 62 блока 15 низкий уровень напряжения, и сигнал адреса в блок формирования адреса канала не поступает.

На выходе элемента И 60 высокий уровень напряжения и сигнал адреса через него поступает на пятый вход 25 блока свободного доступа 14.

В дальнейшем работа устройства происходит так, как описано для режима свободного доступа к каналам при коррекции режима их опроса.

Таким образом, по сравнению с прототипом, изобретение обеспечивает расширение функциональных возможностей устройства за счет реализации возможности свободного доступа к каналам при коррекции режима их опроса и адресного опроса каналов.

Режим свободного доступа позволяет по требованию потребителя прерывать цикл опроса в момент коррекции режима работы какого-либо канала и получать информацию по данному каналу, после чего восстанавливать циклический опрос начиная с этого канала. Это позволяет повысить эффективность работы коммутатора, особенно в нештатных ситуациях, за счет обеспечения возможности оперативного доступа к аномальному каналу с одновременным изменением информационного потока по этому каналу.

Режим позволяет после запроса канала осуществить возврат к исходному каналу и с него продолжить прерванный цикл. В этом случае после обращения к требуемому каналу необходимо сделать доступ по исходному адресу.

Режим адресного опроса каналов позволяет обеспечить оперативный доступ к любому каналу по требованию потребителя.

Названные режимы позволяют обеспечить динамический характер группового кадра по требованию потребителя. При этом сохранена возможность циклического

onроса каналов.

Формула изобретения

1. Многоканальный коммутатор, содержащий блок формирования адреса канала, таймер, генератор тактовых импульсов и в каждом канале Д-триггер, выход которого соединен с выходной шиной данного канала, а синхронизирующий вход — с синхронизирующими входами Д-триггеров остальных каналов и выходом таймера, группа первых входов которого подключена соответственно к группе первых выходов блока формирования адреса канала, группа вторых входов— соответственно к выходам Д-триггеров каждого канала, причем выход Д-триггера, за исключением Д-триггера последнего канала, связан с информационным входом Дтриггера последующего канала, третий вход таймера соединен с выходом генератора тактовых импульсов, четвертый — с вторым выходом бока формирования адреса канала, пятый — с информационным входом устройства, отличающийся тем, что, с целью расширения области использования путем реализации свободного доступа к каналам при коррекции режима их опроса и адресного опроса каналов, дополнительно введены блок свободного доступа, блок выбора режима, элемент ИЛИ и формирователь одиночного импульса, вход которого соединен с выходом таймера, а выход — с шестым входом таймера и входом элемента

ИЛИ, второй вход которого подключен к выходу Д-триггера последнего канала, а выход — к информационному входу Д-триггера первого канала, при этом второй вход формирователя одиночного импульса соединен с вторым выходом блока формирования адреса канала и первым входом блока свободного доступа, группа вторых входов которого подключена соответственно к группе вторых входов таймера, третий вход соединен с синхронизирующими входами Д-триггеров каналов, четвертый — с первым входом управления устройства, пятый — с первым выходом блока выбора режима, второй выход которого соединен с входом адреса блока формирования адреса канала, а первый, второй и третий входы — соответственно с входом адреса устройства, вторым и третьим входами управления устройства, а группа четвертых входов — соответственно с группой первых выходов блока свободного

1780182

19

20 доступа, группы вторых и третьих выходов которого подключены соответственно к входам установки и входам сброса Д-триггеров каналов, а четертый выход — к седьмому входу таймера.

2. Коммутатор по и. 1, о т л и ч а ю щ и йс я тем, что блок свободного доступа содержит элементы И, ИЛИ, а также по числу каналов логические элементы ЗАПРЕТ, вторые, третьи, четвертые элементы И,вторые, третьи, четвертые, пятые элементы ИЛИ, элементы задержки и блоки сравнения входы которых соединены между собой и с пятым входом блока свободного доступа, вторые входы — c выходами пятых элементов

ИЛИ, входы которых соединены между собой и первым входом блока свободного доступами вторые входы — с выходами четвертых элементов ИЛИ, входы которых подключены к выходам третьих элементов

И, входы которых соединены между собой и с третьим входом блока свободного доступа, четвертый вход которого соединен с входами четвертых элементов И, выходы которых через элементы задержки соединены с вторыми входами четвертых элементов ИЛИ, а вторые входы — с вторыми входами третьих элементов И, выходами соответствующих блоков сравнения и одноименными входами третьих элементов ИЛИ, за исключением одноименного третьего элемента ИЛИ, выходы которых соединены с входами элементов ЗАПРЕТ и вторых элементов И, вторые входы которых связаны между собой и четвертым входом блока совбодного доступа, а выходы — с первыми входами вторых элементов ИЛИ, вторые входы которых соединены между собой и с первым входом блока свободного доступа, третьи входы — с выходами элементов ЗАПРЕТ, при этом вторые входы блока свободного доступа связаны с инверсными входами соответствующих элементов, первые выходы его соединены с выходами соответствующих блоков сравнения и соответствующими входами элемента

ИЛИ, выход которого подключен к входу элемента И, второй вход которого связан с четвертым входом блока свободного доступа, вторые выходы которого соединены с выходами соответствующих четвертых элементов ИЛИ, третьи выходы — с выходами соответствующих вторых элементов ИЛИ, а четвертый выход подключен к выходу элемента И.

3. Коммутатор по п, 1, о тл и ч а ющ и йс я тем, что блок выбора режима содержит элементы ИЛИ вЂ” НЕ, ИЛИ, первый элемент

И, первый и второй элементы И-НЕ. а также группы вторых и третьих элементов И, причем входы i-ro элемента И в группе подклю5

10 вход которого подключен к второму входу

15,блока выбора режима, при этом входы эле20

55 чены к I-му разряду первого входа блока выбора режима, вторые входы вторых элементов И подключены к выходу первого элемента И, а вторые входы третьих элементов

И подключены к выходу второго элемента

И вЂ” НЕ, вход которого соединен с входом первого элемента И и выходом элемента

ИЛИ, а второй вход соединен с выходом первого элемента И вЂ” НЕ, вход которого соединен с вторым входом первого элемента И и выходом элемента ИЛИ вЂ” HE, второй вход соединен с третьим входом блока выбора режима и входом элемента ИЛИ, второй мента ИЛИ вЂ” HF подключены соответственно к четвертым входам блока выбора режима, выходы i-го второго элемента И в группе подключены к!-му разряду первого выхода блока выбора режима, а выходы i-го третьего элемента И в группе подключены к

i-му разряду второго выхода блока выбора режима.

4, Коммутатор по и. 1, а т л и ч а ю щ и йс я тем, что таймер содержит группы элементов ИЛИ и Д-триггеров, дешифратор. первый и второй элементы ИЛИ, элемент И, элемент задержки, триггер режима, а также группы регистров, элементов задержки, вторых элементов ИЛИ, ключевых элементов и ждущих мультивибраторов, входы которых соединены соответственно с вторыми входами таймера, а выходы — с первыми входами ключевых элементов, вторые входы которых подключены к выходам соответствующих регистров, а одноименные разряды выходов ключевых элементов соединены с входами соответствующих элементов ИЛИ, выходы которых подключены к входу дешифратора в соответствии с номерами разрядов на входах элементов ИЛИ, при этом первые входы таймера соединены с соответствующими входами сброса регистров и через элементы задержки — с входами записи регистров, информационные входы которых соединены между собой и с пятым входом таймера, третий вход которого соединен с первым входом элемента И и синхровходами Д-триггеров, выходы которых соединены с информационными входами последующих

Д-триггеров, за исключением последнего, а их входы сброса соединены с выходами соответствующих вторых элементов ИЛИ, первые входы которых соединены между собой и с седьмым входом таймера, вторые входы вторых элементов ИЛИ соединены между собой, с четвертым входом таймера и с входом установки триггера режима, вход сброса которого соединен с шестым входом таймера, а выход — с вторым входом злемен1780182

22 та И, выход которого соединен с входом первого элемента ИЛИ, выход которого подключен к выходу таймера„а второй вход соединен с выходом последнего Д-триггера и через элемент задержки — с третьим входом второго элемента ИЛИ, соответствующего последнему Д-триггеру, при этом разряды выхода дешифратора в порядке убывания номеров подключены к входам установки Д-триггеров, кроме последнего, так, что старший разряд выхода подключен

5 к входу установки первого Д-триггера, а младший — к входу установки предпоследне" го Д-триггера.

1700182

1780182

"(e

Корректор М.Демчик

Редактор

Заказ 4441 Тираж Подписное

ВНИИПИ Госудэрс гве ного комитета по изобретениям и открытиям при Г КНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно издз в,;ьский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Atkn

IP 6мс

tin„

1780182

Составитель В, Гузь

Гехред M.Ìîðãåíòàë

Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор Многоканальный коммутатор 

 

Похожие патенты:

Изобретение относится к импульсной технике и может использоваться для формирования интервалов времени в аппаратуре автоматики и телемеханики

Изобретение относится к импульсной технике и может быть использовано в испытательных стендах электосварочного оборудования

Изобретение относится к вычислительной технике и может быть использовано для реализации функций параллельного циклического арбитража активных абонентов при их поочередном доступе к общим ресурсам цифровой вычислительной системы

Изобретение относится к импульсной технике и может быть использовано в устройствах управления вычислительных систем

Изобретение относится к силовой коммутационной аппаратуре для-программного распределения ряда каналов и может быть использовано при испытаниях ряда источников питания электросварочного оборудования

Изобретение относится к вычислительной технике и может быть использовано для реализации функций параллельного циклического арбитража активных абонентов при их поочередном доступе к общим ресурсам цифровой вычислительной системы

Изобретение относится к электронной коммутации, конкретно к переключающим устройствам с несколькими входными и выходными клеммами, и может быть использовано для зависимого переключателя электрических цепей, при котором включение новой цепи сопровождается выключением ранее выбранной , причем одновременно может быть включена только одна цепь

Изобретение относится к области автоматики и вычислительной техники

Изобретение относится к устройствам переключения управляющих каналов и может найти применение в системах управления, контроля, измерения, устройствах связи и других устройствах различных отраслей техники

Изобретение относится к области сильноточной полупроводниковой радиоэлектроники и может быть использовано преимущественно для питания озонаторов

Изобретение относится к области техники связи, в частности к видеотелефону с высокочастотным коммутатором (ВК)

Изобретение относится к области связи для уменьшения количества каналов

Изобретение относится к импульсной технике и может быть использовано при создании автоматических линий, в станках с ЧПУ, устройствах автоматики и вычислительной технике, лазерной технике, а также для получения различных световых эффектов

Изобретение относится к импульсной технике

Изобретение относится к области радиоэлектроники и вычислительной техники. Технический результат заключается в обеспечении дополнительно к режиму последовательного во времени преобразования входных потенциальных сигналов в выходное напряжение, алгебраического суммирования входных дифференциальных и недифференциальных напряжений, а также изменения их фазы в процессе мультиплексирования. Мультиплексор содержит N входных дифференциальных каскадов, имеющих инвертирующий и неинвертирующий входы, логический потенциальный вход для включения/выключения дифференциального каскада, и токовый выход, связанный с входом выходного буферного усилителя. Причем каждый из N входных дифференциальных каскадов имеет диапазон линейной работы по дифференциальному входу, превышающий максимальную амплитуду его входного дифференциального напряжения, потенциальный выход выходного буферного усилителя соединен с инвертирующим входом первого входного дифференциального каскада, неинвертирующий вход которого связан с общей шиной источника питания, причем каждый логический потенциальный вход включения/выключения каждого входного дифференциального каскада связан с выходом соответствующих из N триггеров, входы управления состоянием которых соединены с выходами цифрового управляющего устройства. 17 ил.

Изобретение относится к цифровой вычислительной технике и предназначено для создания цифровых устройств троичной логики. Техническим результатом является повышение быстродействия, снижение размеров и энергопотребления устройства. Устройство содержит 30 транзисторов, 2 диода, 1 резистор и источник тока. 1 ил., 4 табл.
Наверх