Анализатор сигнала тактовой синхронизации

 

Изобретение относится к технике передачи дискретной информации по каналам радиои электросвязи и может быть использовано в многоканальных моделях передачи дискретной информации с ортогональными сигналами. Цель изобретения - повышение точности контроля сигнала тактовой синхронизации путем измерения характеристических моментов при наличии сдвига несущей частоты относительно номинала в условиях действия помех.Анализатор сигнала тактовой синхронизации содержит интегратор 1, блок усреднения 2, квадратор 3, блок сравнения 4, блок памяти 5 номера отсчета, блок управления 6, преобразова тель Гильберта 7, дополнительный интегратор 8, первый перемножитель 9, инвертор 10, первый сумматор 11, первый интегрирующий усилитель 12, первый ключ сброса 13,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)с Н 04 L 7/02

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ CCCP) ОП И САН И Е- ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1587656 (21) 4792686/09 (22) 19.02,90 (46) 15.12,92. Бюл. ¹ 46 (71) Самарское отделен ие Научно-п роиэводственного обьединения "Радио" (72) А,В.Белоус и Е.Н Маслов (56) Авторское свидетельство СССР

М 1587656, кл. Н 04 L 7/02, 1988. (54) АНАЛИЗАТОР СИГНАЛА ТАКТОВОЙ

СИНХРОНИЗАЦИИ (57) Изобретение относится к технике передачи дискретной информации по каналам радио- и электросвязи и может быть использовано в многоканальных моделях передачи

„, Ы „„1781834 А2 дискретной информации с ортогональными сигналами. Цель изобретения — повышение точности контроля сигнала тактовой синхронизации путем измерения характеристических моментов при наличии сдвига несущей частоть1 относительно номинала е условиях действия помех. Анализатор сигнала тактовой синхронизации содержит интегратор 1, блок усреднения 2, квадратор 3, блок сравнения 4, блок памяти 5 номера отсчета, блок управления 6.- преобразователь Гильберта 7, дополнительный интегратор 8, первый перемножитель 9, инвертор

10, первый сумматор 11, первый интегрирующий усилитель 12, первый ключ сброса 13, 1781834

20 суммирова ния.

Величина статистики первый ключ передачи 14, второй перемножитель 15, второй сумматор 16, второй интегрирующий усилитель 17, второй ключ сброса

18. второй ключ передачи 19, дополнительный блок усреднения 20, дополнительный квадратор 21, третий сумматор 22, третий и

Изобретение относится к технике передачи дискретной информации по каналам радио- и электросвязи и может быть использовано в многоканальных модемах передачи дискретной информации с ортого"н"альны мй с игна лами и является усовершенствованием изобретения по авт,св, ¹ 1587656.

Цель изобретения — повышение точности контроля сигнала тактовой синхронизации путем измерения характеристических моментов при наличии сдвига несущей частоты относительно номинала в условиях действия помех. ,На чертеже представлена структурная электрическая схема анализатора сигнала тактовой синхронизации.

Анализатор сигнала тактовой синхронизации сОдержит интегратор 1, блок усреднения 2, квадратор 3, блок сравнения

4, блок памяти 5 номера отсчета, блок управления 6, преобразователь Гильберта 7, дополнительный интегратор 8, первый перемножитель 9, инвертор 10, первый сумматор 11, первый интегрирующий усилитель 12, первый ключ сброса 13, первый ключ передачи 14, второй перемножитель

15, второй сумматор 16, второй интегрирующий усилитель 17, второй ключ сброса 18, второй ключ передачи 19, дополнительный блок усреднения 20, дополнительный квадратор 21, третий сумматор 22, третий и четвертый перемножители 23 и 24, узел блокировки 25, блок коррекции 26 момента начала интегрирования, блок контроля 27 уровня сигнала, блок определения границ посылок 28 сигнала при многолучевости и управляемая линия задер>кки 29, причем в состав блока коррекции 26 момента начала интегрирования входят первый и второй интегрирующие усилителя 42 и 33, первый и второй ключи сброса 30 и 34, блок вычисле.ния 31 отношений, делитель напряжения

32,компаратор 35. элемент ИЛИ 36, RSтриггер 37, элемент И 38, счетчик 39 номера отсчета, цифроаналоговый преобразова-. тель 40, s состав блока контроля 27 уровня сигнала входят фильтр 43, компаратор 44 и амплитудный детектор 45, в состав узла блокировки 25 входят элементы И 46 и 47 и коммутатор 41, в состав блока определения четвертый перемножители 23 и 24, узел блокировки 25, блок коррекции 26 момента интегрирования блок контроля 27 уровня сигнала, блок определения границ посылок

28 сигнала при многолучевости и управляемую линию задер>кки 29. 5 з,п, ф-лы, 1 ил. границ посылок 28 сигнала при многолучевости входят коммутатор 48, функциональный преобразователь 49, первая и вторая линии задержки 54 и 50, набор ключей 51, 5 сумматор 52 и вычитатель 53, а в состав управляемой линии задержки 29 входят регистр сдвига 55 и коммутатор 56, "Анализатор сигнала тактовой синхронизации работает следующим образом, 10 Алгоритм измерения характеристических моментов, инвариантный к сдвигу несущей частоты, определяется следующей формулой:

15 Л:: =Blg макС1(Щ(ф(— Q+(jp(—,, )) +

Ъ . 2

+(DE((4 -,;(;,. (;-L))) (1) м- к(е+) где D = — оператор двойного

g=jj;=a kEsL+ (г

О(Л} =(И(4;ф — L+ ь. ;-L, - )) +

+(И(фф -L,ã -Sã&— - 1 )) (2) рассчитывается при обработке очередного котельниковского отсчета входного сигнала: (j =((tj) и ф< = г(т;} — отсчеты принимаемого сигнала и сигнала на выходе преобразователя Гильберта, на вход которого поступает входной сигнал ((tj) Первое суммирование в операторе Щ выполняется на очередной -ой посылке по К-L отсчетам, приходящимся на длину защитного интервала T3> = Т вЂ” Т>. К вЂ” число отсчетов, приходящихся на длину Т посылки, L— - числ отсчетов, приходящихся на длину ее интервала ортогональности Т>. Второе суммирование результатов выполняется для N посылок, в течение которых смещение границ посылок в принимаемом сигнале относительно границ, задаваемых тактовым генератором на приеме, остается неизменным. Формируемые в соответствии с (2) статистики Q(Л) сравниваются и в соответствии с (1), из рассматриваемого множества К значений выбирается максим мальная, номер которой Л фиксируется в

1781834 то оптимальное значение на определится 25 и

bio формуле тнач = ПТпос+ В

k — ( т

+(1 + (7. (/ а ((- 1) — б (т: ))1/

k — (/ (1 2 т (/ О (д„1)+ Q (. ) ) ) Тзи и

m=1 " 2 (3) н где пТ>о,— обозначение установленной при помощи измерения iL "левой границы начала и-ой посылки. Заметим, что при от- 35 сутствии помех многолучевости, когда форма кривой распределения статистик (2) в

:(с з окрестности максимальной Q (А ) симметрична, т.е. Q (Л-1) = Q (Л -m ), то из 4p q выражения (3) следует, что анан = пТпос + (T3lrt/2), таким Образом, при этих условиях оптимальным положением интервала орто- о гональности Т, (внутри интервала посылки

Т) считается установка его начала в центр 45 защитного интервала Т; Т = Таиу2 + T<+

+Тэи/2.

При появлении сигналов боковых лучей, когда форма кривой распределения статистик становитсЯ асимметРичной, момент Ус- 5Р а тановки начала То изменяется в соответствии с (3).

Входной сигнал, представляющий собой набор ортогональных гармонических составляющих, манипулированных с такто- 55 вой частотой, поступает на вход интегратора 1 и через преобразователь Гильберта 7 на вхд интегратора 8. На входы ключей заи писи интеграторов 1 и 8, соединенные параллельно в соответствии с номерами качестве номера граничного отсчета посылки.

Формируемая статистика как функция времени, т.е. Qf А (t)), А= t, является периодической с периодом Т. Поэтому для конт- 5 роля за уровнем помех (и, в частности, для обнаружения сигнала) используется оценка первой гармоники Q(A(t)): присутствие помехи любого вида при наличии APY в приемнике снижает уровень указанной 10 гармоники, С помощью анализа формы Q(Л(t)) е окрестности ее максимума Q ((. ) (в диапа= зоне (1- il "t< Т„) осуществляется оценка оптимального значения тн„начала интерва- 15 ла ортогональности, что необходимо для повышения помехоустойчивости демодуляции в условиях многолучевости, Если обозначить: приЛ «Л «T„: Q (Л.) = Q(km — 1 ): при

-т,„«Л<Л": а р) а у .), m=1,... -L ключей, последовательно через котельниковские отсчетные интервалы по выходам записи шины первых выходов блока управления 6 поступают записывающие импульсы, поочередно замыкающие ключи записи ячеек памяти интеграторов 1 и 8. Непосредственно перед записью очередного отсчета в соответствующую ячейку ее конденсатор в интеграторах 1 и 8 обнуляется путем подачи на также соединенные параллельно в соответствии с номерами ключи сброса ячеек интеграторов узких импульсов, поступающих по выходам сброса управления 6, После окончания записи ключи сброса и записи в данный конденсатор размыкаются, переводя данную ячейку в режим хранения.

Таким образом к концу первой посылки в интеграторе 1 записаны котельниковские отсчеты прямого сигнала, а в интеграторе 8 отсчеты сигнала, сопряженного с ним по

Гильберту. Количество запоминающих ячеек в каждом интеграторе равно числу котельниковских отсчетов, располагающихся на длительности посылки. После заполнения нтеграторов на следующей посылке сброс старых" и запись последующих отсчетов новь осуществляется в первые ячейки инеграторов и так далее. Ключи считывания з ячеек также, как ключи записи и сброса, аботают параллельно в интеграторах 1 и 8 од управлением сигналов считывания шиы первых выходов блока 6. При зтом одноременно в каждом интеграторе амыкаются: ключ считывания, выводящий начение текущего записанного отсчета на ервый выход каждого интегратора, и ключ читывания, выводящий значение отсчета, адержанного на интервал ортогональноти, на второй выход каждого интегратора. астота импульсов считывания, последовэRbHo опрашивающих ячейки памяти инеграторов, увеличина по отнощению к тсчетной, в число раз, равное числу отсчев, располагающихся на длительности заитного интервала. Таким образом, в чение одного отсчетного интервала на ервых выходах интеграторов 1 и 8 последоательно появляются отсчеты входного сигала, расположенные на длительности щитного интервала, и отсчеты сигнала, соряженного по Гильберту со входным, расоложенные на этом же интервале, ответственно. На вторых выходах указаных интеграторов появляются соответствущие отсчеты, задержанные на интервал ртогональности. Перемножитель 24 фор- ируетсигналпроизведенияф,r (i — L,r,а еремножитель 15 формирует сигнал ф(— (.Перемножители 9 и 23 формиру1781834 ют сигналы фr (i . и ф (i — Lr co ответственно. Первый сумматор 11 и инвертор 10 формируют разность сигналов перемножителей 9 и 23: ф (l — L,ã-ф,,- ф — L, а второй сумматор 16 — сумму сигналов перемножителей 15 и 24:(; .ф — 1+

+ (i,г (i — L,r . В момент начала очередного отсчетного интервала сигналом с первого дополнительного выхода блока 6 размыкаются первый 13 и второй 18 ключи сброса, При этом первый 12 и второй 17 интегрирующие "усилители начинают интегрировать выходные сигналы сумматоров 11 и 16 в соответствии с операцией внутреннего суммирования оператора Djl. выражений (1) и (2). К моменту окончания данного отсчетного ийтервала сигналом со второго дополнительного выхода блока 6 замыкаются первый 14 и второй 19 ключи передачи, тем самым реэультаты интегрирования выводятся на дальнейшую обработку. Сразу после вывода ключи 13 и 18 на короткое время

Замыкаются, обнуляя интегрирующие усилители 12 и 17, подготавливая тем самым их к работе на следующем интервале, Поскольку отсчеты входных сигналов непрерывно записываются в интеграторы 1 и 8 вместо самых "старых" отсчетов, по описанному алгоритму на выходах ключей передачи 14 и 19 формируются с отсчетной частотой сигналы, пропорциональные

"скользящим" по отсчетам внутренним суммам оператора N, .

Входной сигнал ключа 14 поступает на вход блока усреднения 2, в котором осущесгвляется суммирование отСчетов одинакового ндмерэ, принадлежащих N различным посылкам, Количество групп ячеек памяти, называемых далее интеграторами, предназйаченных для запоминания результатов обработки различных посылок, в блоке 2 равно N, а число ячеек в каждой группе соответствует числу отсчетов, располагающихся на длительности посылки. Дополнительный блок усреднения 20, аналогично блоку 2, суммирует с целью усреднения по

N посылкам результаты, полученные нэ выходе ключа 19. Запись "скользящих" по отсчетай результатов осуществляется под управлением сигналов записи шины первых выходов блока 6 последовательно во все ячейки памяти поочередно включаемых в режим записи N интеграторов каждого из блоков 2 и 20. Соответственно перед записью ячейки обйуляется поступающим в данный момент сигналом сброса с шины вторых или с шины третьих дополнительных выходов блока 6, После окончания записи указанная ячейка устанавливается в режим считывания сигналом считывания, поступающим либо с шины вторых, либо с шины третьих дополнительных выходов блока 6.

Сигналы сброса и считывания с шины вторых выходов блока 6 управляют работой первых интеграторов блоков 2 и 20, а сигналы сброса и считывания с шины третьихх дополнительных выходов блока 6 управления работой других их интеграторов, Сигналы управления от блока 6 поступают на соответствующие входы блоков 2 и 20 одновременно. Нэ каждом отсчетном интервале записанные результаты одновременно считываются из ячеек одинакового номера в

10 каждом из N интеграторов соответствнено блоков 2 и 20 и после суммирования на выходах блоков 2 и 20 формируются отсчеты результатов, усредненные в соответствии с оперцией внешнего суммирования операто20 ра 0Л выражений (1) и (2) по задан ному количеству посылок.

Данные сигналы через квадраторы 3 и

21 поступают на выходной третий сумматор

25 22 устройства, где и образуется сигнал выражения (2), соответствующий статистике алгоритма (1). Поиск аргумента, соответствующего максимума. данной статисгики, осуществляется на цикле, равном длитель30 ности посылки, блоком сравнения напряжений 4 и блоком памяти номера отсчета 5.

Один раз за длительность посылки по выхо- . ду установки блока сравнения напря>кений от блока 6 на блок 4 поступает импульс, при

35 этом первый в цикле сравнения результат, полученный на выходе сумматора 22, записывается в блок 4, Затем от блока 6 по соответствующему выходу начинает поступать сигнал на управляющий вход блока 4, совпа40 дающий по времени с моментами появления на входе блока 4 последующих сравниваемых результатов. Сигнал на управляющем входе блока 4 разрешает сравнение текущего результата со значением первоначально записанного. При поступлении на вход текущего значения, большего, чем предыдущее записанное, блок 4 формирует на своем выходе импульс и осуществляет перезапись большего значения. На

50 счетный вход блока памяти номера отсчета

5 по соответствующему выходу блока 6 поступает сигнал отсчетной частоты, а на вход установки блока 5 по соответствующему выходу блока 6 поступает импульс, совпадаю55. щий по времени с моментом установки блока

4, При этом в начале цикла сравнения в блок 5 записывается единица, а на каждом отсчетном интервале цикла сравнения в этом блоке отмечается номер сравниваемо1781834

10 го в данный момент отсчета. Импульс, поступающий на вход блока 5 от блока 4 через

И, маркирует подсчитываемый в данный момент блоком 5 как номер большего отсчета и фиксирует его. Очевидно, что в конце цикла сравнения в блоке будет зафиксирован номер максимального в цикле с равнения результата. При этом одновременно с очередной установкой блока 5 на его выходную шину "опережение-отставание" выводится число, характеризующее отличие зафиксированного номера максимальной статистики от номера среднего в цикле сравнения отсчета. Это число поступает на шину "опережение-отставание" блока 6, при этом соответствующим образом корректируется фаза сигнала на выходе тактовой частоты данного блока, являющегося выходным Сигналом устройства по основному изобретению, соответственно смещаются по времени сигналы сброса и считывания, поступающие к блокам 2 и 20 qo шинам вторых и третьих дополнительных выходов блока 6, а также сигналы установки блоков 4 и 5.

Цикл распределения импульсов записи в интеграторы 1 и 8, а также в блоки 2 и 20, формируемых на шине первых выходов блока 6, при этом не изменяется. Таким образом в результате подстройки происходит соответствующее смещение момента нача. ла цикла считывания и сравнения результатов статистик (задаваемого сигналом тактовой частоты блока 6) относительно порядка поступления результатов, т,е. синхронизация сигнала тактовой частоты под моменты появления максимальных статистик, соответствующих границам посйлок анализируемого сигнала. Отсутствие подстройки фазы цикла распределения импульсов записи обеспечивает запись максимальных статистик в те же ячейки, где и ранее были записаны максимальные результаты. При смещении в результате подстройки момента начала цикла считывания результатов качество усреднения в блоках 2 и 20 не ухудшается, т.е, максимальные результаты всегда складываются с максимальными, предшествующие с предшествующими и так далее. После окончания подстройки фазы сигнала тактовой частоты номер максимальной статистики соответствует среднему номеру в цикле сравнения, сигнал на выходной шине

"опережение-отставание" в блоке 5 соответствует нулевому корректирующему воздействию, что свидетельствует о наличии синхронизма. Работой И, через которую поступает сигнал от блока 4 к блок5, разрешающий фиксацию номеров больших из сравниваемых результатов расчета статистик, управляет блок контроля сигнала 27, суммарного сигнала напряжение, пропорци5

При этом, если уровень первой гармоники (сигнала тактовой частоты) в спектре сигнала последовательности статистик, получаемого в соответствии с алгоритмом (2) на выходе сумматора 22 (уровень данного сигнала оценивают фильтр первой гармоники 46 и амплитудный детектор 45), превышает уровень порога, установленный на шине опорного напряжения, то второй компаратор 44 формирует на выходе блока 27 потенциал, удерживающий И 2 в открытом состоянии и устройство работает обычным образом. При искажении сигнала помехами характеристические особенности распределения статистик (2) затушовываются, относительный уровень полезного сигнала снижается, компаратор 44 снимает разрешающий подстройку фазы тактов потенциал

И 2, подстройка прекращается и до момента восстановления приемлемого качества сигнала, на выходной шине "опережение-отставание" блока 5 удерживается число, поддерживающее фазу выходного сигнала тактовой частоты блока 6 соответствующей последнему надежному измерению. Блок вычисления суммы и разности симметричных значений статистик 28 формирует на выходе ональное нию ггаи„-а + г +)). °разностного сигнала напряжение. пропорциональное . вы ажению ага(,т „, „j+ Сг(— m)) иа алгоритма (3). Первая линия задержки 47 и второй коммутатор 48, управляемый сигналом подстройки фазы с - шины

"опережение-отставание" блока 5, представляют собой управляемую линию задер>кки длиною ((T+T <) torcj отсчетных интервалов, обеспечивающую на каждом так в после подстройки фазы тактового сигнала вывод к функциональному преобразователю 49, работающему по алгоритму y=Px, статистик Q(A) с выхода сумматора 22, начиная с опережающей максимальную на Тз (: Q(k m), m = К-L. Для выполнения указанной функции после определения номера максимальной статистики коммутатор 48 должен подкл ючить к своему выходу отвод линии 47, на котором присутствует указанный сигнал.

Тогда в течение времени =2Тз через функциональный преобразователь 49 пройдут подряд идущие статистики до результата

Q(А rp-1) включительно, отстоящего от макСИМаЛЬНОГО Q(ko= А" ) На ВЕЛИЧИНУ Т ч.

Вторая линия задержки 50 длиной (2Тзи/loTcj отсчетных интервалов и набор ключей 51 образуют систему, позволяющую объединять указанные статистики в пары, 1781834

40

55 симметрично, начиная с максимальной, С этой целью из цикла распределения импульсов записи, снимаемых с шины первых выходов блока 6, нэ шину дополнительных входов блока 28(шину управляющих входов 5 набора ключей 51) заводятся стробирующие импульсы, начиная с середины цикла, поскольку в результате подстройки именно в этот момент на входе линии 50 появляется сигнал максимальной статистикиИ Т,=j3 "), 10

Первый импульс коммутации выводит данный сигнал на выход левой группы ключей, а с первого отвода линии 50 на вход второй ãrðóïïû ключей он коммутирует сигнал 0 (Х - 1 предшествующей статистики, 15

Второй импульс, замыкающий соседние ключи в обеих группах, поступающий в момент, когда. на входе линии задержки наблюдается сигнал Y Q(2+> ), выводит этот сигнал на выход первой группы ключей, а 20 также в паре с ним сигналК(Х -2)c соответствующего отвода линии 50 — нэ выход второй группы и т д, Общее число коммутирующих импульсов соответствует номерам статистик m = 1„„, К-1 . Сумматор 25

52 и вычитатель 53 формируют на каждом рабочем отсчетном интервале соответственно сумму и разность поступающих с выходов набора ключей 51 симметричных статистик, образующих пар, формируя выходные сигналы блока 28. Интегрирующие усилители 29 и 33 позволяют накопить на данном тактовом интервале суммы К вЂ” L peзультатов обработки пар статистик, а ключи сброса 30 и 34 перед накоплением обнуляют интерграторы, подготавливая их к данному измерению, С этой целью на их управляющие входы поступает импульс записи с шины первых выходов блока 6, предшествующий первому импульсу коммутации набора ключей 51. Делитель напряжения 32 снижает вдвое в соответствии с алгоритмом (3) сигнал суммы, а блок вычис- ления отношений 31 формирует сигнал, пропорциональный выражению в фигурной скобке данного алгоритма. Импульс установки блока 31 поступает.с шины первых выходов блока 6 после окончания интегрирования в интегрирующих усилителях 29 и 33. Следующий по времени импульс 50 с указанной шины блока 6 сбрасывает в нулевое состояние счетчик номера отсчета

39 и устанавливает R-S-триггер 37 в положение, разрешающее (через третью схему И

38) счетчику 39 подсчет импульсов отсчетНоА частоты, поступающих по соответствующему выходу от блока 6, Поскольку блок 31 формирует результаты также с указанной частостью, то счетчик номера отсчета 39 осуществляет таким образом подсчет номеров пар статистик, обрабатываемых блоком 31, В момент совпадения выходного напряжения цифроаналогового преобразователя 40, формирующего напряжение, линейно нарастающее с ростом относительно нулевого состояния числа, подсчитываемого счетчиком 39, с выходным напряжением блока 31 по сигналу первого компаратора 35(сравнивающего эти напряжения), поступающему через схему ИЛИ 36, R-S-триггер 37 останавливает процесс счета счетчика 39. При атом число, зафиксированное в счетчике 39, отображает необходимое смещение начала интервала ортогональности относительно середины Тзи, определяемое в соответствии с алгоритмом (3). Если помехи многолучевости в канале отсутствуют, то разность пар симметричных статистик по алгоритму (3) близка к нулю (распределение статистик почти симметрично относительно максимальной), сигнал на выходе вычитателя 53 блока 28 равен нулю, компатор 35 на первом входе получит от блока 31 нулевое напряжение, счетчик 39 успеет с момента начала счета заполниться наполовину, выходное напряжение преобразователя 40 за это время достигнет нуля и число, зафиксированное в счетчике 39, укажет на середину анализируемого интервала T» . m=(K-L)/2, Если в канале имеется запаздывающий луч, то распределение статистик относительно максимальной становится асимметричным из-за задержки части принимаемой мощности в виде сигнала дополнительного луча.

Энергия "правых" статистик в симметричных парах становится больше "левых", соответственно разностный сигнал вычитателя

53 становится положительным, выходное напряжение блока 31 отлично от нуля и так- . же положительно, счетчик 39 работает дольше, преобразователь 40 формирует положительное напряжение и зафиксированное в счетчике 39 число будет большим, чем в предыдущем случае: (К-L)/2

"правыми", блок 31 формирует также отрицательное напряжение, счетчик 39 останавливается в начале счета, т.к. напряжение преобразователя 40 остается отрицательным, не успев возрасти до нуля, Малое число, 1< m< (К-L)/2, зафиксированное в счетчике 39, отображает необходимое смещение начала. интервала ортогональности в пределах Т и в сторону опережения. Отметим, что через

1781834

20

35

55 схему ИЛИ 44 с выхода последнего разряда счетчика 39 поступает сигнал самоблокировки, повышающий надежность срабатывания схемы за счет устранения ее самозапускания при переполнении счетчика 39. По выходной шине разрядов счетчика

39 управляющее число через клапанное устройство 41, открываемое после остановки счета импульсом, поступающим через вторую схему И 26 с шины первых выходов блока 6, поступает на управляющие входы первого коммутатора 42, который вместе с регистром 43 также образует дискретную управляемую линию задержки выходного сигнала тактовой частоты блока 6, продвигающегося по разрядам регистра 43 импульсами отсчетной частоты с соответствующего выхода блока 6. В зависимости от числа, установленного на управляющей шине коммутатора 42, на его выход поступает либо сигнал с центрального отвода регистра 43, совпадающий с серединой защитного интервала, либо с другого отвода, т.е. смещенный во времени относительно середины на определенное количество отсчетных интервалов в ту или иную сторону в зависимости от конкретной ситуации, Формула изобретения

1, Анализатор сигнала тактовой синхронизации по авт,св. N. 1587656, о т л и ч à юшийся тем, что, с целью повышения точности тактовой синхронизации при наличии сдвига несущей частоты относительно номинала в условиях действия помех, введены последовательно соединенные блок определения границ посылок сигнала при многолучевости и блок коррекции момента нач ла интегрирования, а также управляемая линия задержки и последовательно соединенные блок контроля уровня сигнала и узел блокировки, при этом блок сравнения и блок памяти номера отсчета соединены последовательно через узел блокировки, другие входы которого соединены с управляющими выходами блока коррекции момента начала интегрирования, к управляющим входам которого и к управляющим входам блока определения границ посылок сигнала при многолучевости подключены соответствующие первые выходы блока управления, выход третьего сумматора соединен с первым входом блока контроля уровня сигнала и с первым входом блока определения гр-ниц посылок сигнала при многолучевости, к другим входам которого подключены выходы "опережения" и "отставания" блока памяти номера отсчета, выход сигнала тактовой частоты блока управления соединен с информационным входом управляемой линии задер>кки, входы управления которой соединены с управляющими выходами узла блокировки, а выход сигнала от счетной частоты блока управления соединен с входом сдвига управляемой линии задержки и с соответствующим входом управления блока коррекции момента начала интегрирования, один из входов управления которого соединен с управляющим входом узла блокировки, 2. Анализатор по п.1, о т л и ч а ю щ и йс я тем, что блок контроля уровня сигнала выполнен в виде последовательно соединенных фильтра, амплитудного детектора и компараторэ, другой вход которого является входом опорного напряжения, а выход— выходом блока контроля уровня сигнала, входом которого является вход фильтра.

3. Анализатор по п,1, о т л и ч а ю щ и йс я тем, что блок определения границ посылок сигнала при многолучевости выполнен в виде первой линии задержки, отводы которой соединены с входом коммутатора, выход которого через функциональный преобразователь соединен с входом второй линии задержки, вход и отводы которой соединены с входами блока ключей, первый выход которого соединен с первыми входами сумматора и вычитателя, к вторым входам которых подключен второй выход блока ключей, причем вход первой линии задержки, управляющие входы блока ключей и выходы сумматора и вычитателя являются соответственно первым входом, управляющими входами и выходами блока определения границ посылок сигнала при многолучевости, другими входами которого являются управляющие входы коммутатора.

4. Анализатор по п.1, о т л и ч а ю щ и йс я тем, что блок коррекции момента начала интегрирования содержит последовательно соединенные первый интегратор, к входам сброса которого подключены выходы первого ключа сброса, блок вычисления отношений, компаратор, элемент ИЛИ, RS-триггер, элемент И, счетчик номера отсчета, цифроаналоговый преобразователь, выход которого соединен с вторым ВхОдОм коммутатора, а также последовательно соединенные второй интегратор, к входам сброса которого подключены выходы второго ключа сброса, и делитель напряжения, выход которого соединен с вторым входом блока вычисления отношений, вход управления которого, второй вход элемента И, соединенные между собой входы управления первого и второго ключей сброса, а также. соединенные между собой вход установки счетчика номера отсчета и второй вход RS-триггера являются управляющими входами блока коррекции момента начала

1781834

Составитель Г,Попович

Техред М.Моргентал

Корректор Н.Слоборяник

Редактор

Заказ 4282 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 интегрирования, входами которого являются входы интеграторов, а управляющими выходами — выходы разрядов счетчика номера отсчета, один из которых соединен с другим входом элемента ИЛИ, 5. Анализатор по п,1, о т л и ч а ю щ и йс я тем, что узел блокировки содержит первый элемент И и последовательно соединенные второй элемент И и коммутатор. входы и выходы которого являются соответственно входами и управляющими выходами узла блокировки, другими входами которого являются первый вход первого элемента И и соединенные между собой вторые входы первого элемента И и второго элемента И, другой вход которого является входом управления узла блокировки.

5 6. Анализатор по п.1, о т л и ч а ю щ и йс я тем, что управляемая линия задержки выполнена в виде последовательно соединенных регистра и коммутатора, управляющие входы которого являются входами

10 управления управляемой линии задержки, информационным входом и сдвиговым входом которой являются соответственно информационный и тактовый входы регистра.