Устройство для контроля остаточного кода по модулю три

 

Изобретение относится к вычислительной технике. Цель изобретения - расширение класса решаемых задач за счет дополнительной возможности контроля нечетного числа входных разрядов. Цель достигается введением триггера, двух элементов И, двух сумматоров по модулю два с соответствующими связями. 1 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 11/10

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

f10 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4900600/24 (22) 09.01,91 (46) 30.01.93. Бюл, № 4 (72) В,В.Голованов и С.Н,Никулин (56) Авторское свидетельство СССР

¹ 11447766446699,, кКл, 6 06 F11/10,,1987, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОСТАТОЧНОГО КОДА ПО МОДУЛЮ ТРИ

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре контроля, Известно устройство для контроля остаточного кода по модулю три, содержащее группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, на входы которых подключены информационные и управляющий входы устройства, а выходы элементов соединены с входами блока вычисления младшего разряда остаточного кода, выход которого является выходом устройства, Недостатком данного устройства является то, что число его информационных входов может быть только четным.

Цель изобретения — расширение класса решаемых задач за счет дополнительной возможности нечетного числа входных разрядов.

Цель достигается тем, что в устройство, содержащее блок вычисления младшего разряда остаточного кода по модулю три, и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых объединены и соединены с управляющим входом устройства, вторые входы являются соответствующими информационными входами устройства, а выходы соединены с соответствующими входами... Ы2„„1791818 А1 (57) Изобретение относится к вычислительной технике. Цель изобретения — расширение класса решаемых задач за счет дополнительной возможности контроля нечетного числа входных разрядов. Цель достигается введением триггера. двух элементов И, двух сумматоров по модулю два с соответствующими связями. 1 ил., 1 табл.. блока вычисления младшего разряда остаточного кода по модулю три, число входов которого 2К выбрано четным (где К вЂ” число разрядов входного кода), введены триггер, первый и второй сумматоры по модулю два, причем 2К+1-й информационный вход устройства соединен с первыми входами первого и второго сумматоров по модулю два и первого и второго элементов И, управляющий вход устройства подключен к стробирующему входу триггера, установочный вход которого соединен с выходом блока вычисления младшего разряда остаточного кода по модулю три и с вторым входом первого сумматора по модулю два, второй вход второго сумматора по модулю два и второй вход второго элемента И подключены к и рямому выходу триггера, инверсный выход которого соединен со вторым входом первого элемента И, выход которого и выход второго элемента И подключены к третьим входам первого и второго сумматоров по модулю два соответственно, выходы которых являются выходами соответственно старшего и младшего разрядов контрольного кода устройства.

Сущность изобретения состоит в следующем. Введенные дополнительно элементы

1791818 предназначены для коррекции результата устройства-прототипа в случае ненулевого

2К+1 разряда информации.

Для числа вида 2 g f (e двоичной системе счисления), т,е. для нечетных разрядов (2 )МОДЭ-1, е=О, 1. 2, 3, „. Устройство по а,с. 1476469 определяет результат от четного

2е +1 числа 2 + разрядов: У2к=(Х Х 2) МОДЭ, 1=1 тогда результат от нечеткого числа разрядов ,2е+1

У2к+, =((Х, +222Е+2)МО +УХ 2 )

l=1 х МОДЭ)МОДЭ,(Х2е+2+У2к) МОДЭ, / где Xi — фиктивная переменная, l= 1, 2e+1.

Таким образом, п ри ненулевом 2 К+1 разряде необходима коррекция У2к. При этом необходимо выполнить преобразования У2к=(00,01,10) ь У2к+1=(01.10.00). Так как У2к представляется в последовательном виде, то необходимо запоминание младшего разряда и, чтобы не потерять в быстродействии устройства, коррекция производится на втором полутакте работы и Угк+1 представляется в параллельной форме.

Устройство содер>кит блок вычисления остаточного кода по модулю три для 2К входов 1, группу информационных входов 2, вход управления 3, триггер 4, элементы И 5, 6, сумматоры по модулю два 7, 8, выходы 9, 10.

Устройство работает следующим образом.

На информационные входы группы 2 подается проверяемый двоичный код, который сохраняется в течение такта работы устройства. На управляющий вход 3 в первом полутакте подается нулевой сигнал, à Во втором — единичный. Блок 1 в первом полутакте вырабатывает значение младшего разряда остаточного кода, Этот сигнал поступает на установочный вход триггера 4 и записывается по стробирующему низкому потенциалу управля.ощего входа. При единичном значении 2К+1 информационного разряда элементы И 5 и 6 открыты, на входы сумматоров 7 и 8 попадак>т соответственно инверсный и прямой сигналы младшего разряда кода с обратного и прямого выходов триггера 4.

8о втором полутакте происходит коррекция в соответствии с таблицей. соедикен с выходом блока вычисления

45,младшего разряда остаточного кода по модулю три и с вторым входом первого сумма50

При этом информация в триггере 4 не меняется. При Х2е+2=0 схемы И 5. 6 закрыты и на двух входах сумматора 7, 8 нулевые сигналы, поэтому они пропускают без изменения сигналы со своих первых входов, Таким образом, во втором такте на выходе 9 формируется сигнал старшего, а на выходе

10 — младшего разрядов контрольного кода числа по модулю три.

Формула изобретения

Устройство для контроля остаточного кода по модулю три, содер>кащее блок вычисления младшего разряда остаточного кода по модулю три, и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых объединены и соединены с управляющим входом устройства, вторые входы являются соответствующими информационными входами устройства, а выходы соединены с соответствующими входами блока вычисления младшего разряда остаточного кода по модулю три, число входов которого 2К выбрано четным (где К вЂ” число разрядов входного кода), о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет дополнительной воэможности контроля нечетного числа входных разрядов, в него дополнительно введены триггер, первый и второй элементы И, первый и второй сумматоры по модулю два, причем (2К+1)-й информационный вход устройства соединен с первыми входами первого и второго сумматоров по модулю два и первого и второго элементов И, управляющий вход устройства подключен к стробирующему входу триггера, установочный вход которого тора по модулю два, второй вход второго сумматора по модулю два и второй вход второго элемента И подключены к прямому выходу триггера, инверсный выход которого соединен с вторым входом первого элемента И, выход которого и выход второго элемента И подключены к третьим входам первого и второго сумматоров по модулю два соответственно, выходы которых являются выходами соответственно старшего и младшего разрядов контрольного кода устройства, Составитель Н.Шелобанова

Техред М.Моргентал Корректор О.Кравцова

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Заказ 152 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5