Устройство приоритетного прерывания

 

Изобретение относится к вычислитель ной технике и может быть использовано в микропроцессорных вычислительных системах для обслуживания запросов на прерывание Q-шины и шины VME. Цель изобретения - расширение области применения устройства за счет совместной обработки запросов различных магистралей. Устройство приоритетного прерывания содержит два блока приоритета, элемент НЕ, элемент ИЛИ-НЕ, одновибратор, группу элементов ИЛИ, пять элементов И, два элемента ИЛИ, элемент задержки, два дешифратора: и блок элементов задержки. Устройство позволяет совместно централизованно обрабатывать запросы на прерывание как Q-шины, так и шины.УМЕ.. 1 з.п. ф-лы, 5мл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 9146

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4866543/24 (22) 30.05,90 (46) 07.02.93. Бюл. N 5 (71) Научно-исследовательский институт системных исследований АН СССР (72) А.С.Першин и А.Г.L àäcêèé (56) Микропроцессорные средства и системы, 1987, ЬЬ 5, с.43 — 55.

Преснухин Д.Н. МикроЭВМ, кн. 1 Се-мейство ЭВМ, Электроника-60, M.: Высшая школа, 1988, с.57. (54) УСТРОЙСТВО ПРИОРИТЕТНОГО ПРЕРЫВАНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных вычислительных системах для обслуживания запросов на прерывание Q-шины и шины VME.

Целью изобретения является расширение области применения за счетсовместной обработки запросов различных магистралей, На фиг, 1 представлена функциональная схема устройства; на фиг. 2 — функциональная схема узла обработки запроса; на фиг. 3 — первая временная диаграмма работы устройства; на фиг. 4 — вторая временная диаграмма работы устройства; на фиг. 5— выходные характеристики устройства при обслу>кивании запросов шины VME.

Устройство (фиг. 1) содержит вход 1 начальной установки угтройства, первый блок

2 приоритета, первый управляющий вход 3, „„ Ж„„1793440 А1

2 микропроцессорных вычислительных системах для обслуживания запросов на прерывание Q-шины и шины VME. Цель изобретения — расширение области применения устройства за счет совместной обработки запросов различных магистралей.

Устройство приоритетного прерывания содержит два блока приоритета, элемент НЕ, элемент ИЛИ-НЕ, одновибратор, группу элементов ИЛИ, пять элементов И, два элемента ИЛИ, элемент задержки, два дешифратора и блок элементов задержки.

Устройство позволяет совместно централизованно обрабатывать запросы на прерывание как Q-шины, так и шины VME. 1 з.п. ф-лы, 5 мл.

Ъ вход4 подтверждения прерывания, элемент

ИЛИ-HE 5, одновибратор 6, элемент ИЛИ 7, группу n+m элементов ИЛИ 8, первую группу запросных входов 9, первую группу sxo- ъо дов 10 приоритета, вторую группу 11 (Ъ запросных входов, вторую группу входов 12 @ приоритета, второй блок 13 приоритета, р первый элемент И 14, выход 15 запроса на прерывание, второй элемент И 17, первый дешифратор 18, третий элемент И 19, элемент 20 задержки, выход 21 ответа, элемент

НЕ 22, выход 23 расширения, первые адресные выходы 24, вторая группа выходов 25 подтверждения прерывания, четвертый элемент И 26, второй дешифратор 27, выход 28 занятости, второй элемент ИЛИ 29, пятый элемент И 30, второй управляющий вход 31, третий управляющий вход 32, вторую группу адресных выходов 33, блок 34 элементов задержки, группу управляющих выходов 35.

1793440

25

30.

40

55

Каждый из n+m узлов обработки запросов первого 2 и второго 13 блоков приоритета содержит триггер D-типа 36, элемент И-НЕ

37, И 38.

Заявленное устройство позволяет построить (n+m)-уровневую векторную систеMó прерываний с возможйостью маскирования и реалйзовано B двух вариантах:"для и =1, m =7, k=8.,(Кмакс. 16),ф1я п = 3, m = 7, k = 8, формируя восьмираэряд- 10 ный адрес вектора прерь вайия процессору, работающему по Q шине(микроЭBM "Электроника-60", микропроцессоры 1806ВМ2, 1801ВМ2, 1801BM3). В качестве элементной базы использованы микросхемы 533, 556, 559 серий; Могут бйть также использованы микросхемы К155, К555 серий, Одновибратор 6 реализован на.микросхеме 533 АГЗ:(555 АГЗ) и о схеме приведенной в справочнике Шило В.Л. Популярные цифровые микросхемы, 1988; с.189, табл.

1.115 и с.190, рис.1.138г, для запуска по положительному перепаду (из логического

"0" в логическую "1") входного сигнала. Учитывая, что время цикла записи-чтения, приема адреса вектора прерывания в указанных выше микроЭВМ составляет примерно 1,5...2,5 мкс, длительность импульса высокого уровня на выходе.одновибратора 6 выбирается равной 3...7 мкс. Для построения первого и второго дешифраторов 18 и 27 использованы постоянные запоминающие устройства (ПЗУ) 556 РТ5 емкостью 4096 бит с организацией 512 8 и открытым коллектором. Для реализации устройства при п = 3, m = 7 используется 556

РТ6 с организацией 2К 8 и oTKDbITbIM коллектором. Первый; вторые и третьи управляющие входы первого дешифратора 18 и первый и вторьгеуправляющие входы второro дешифратора 27 подключены к адресным входам соответственно первого и второго

ПЗУ, Неиспользованные адресные входы второго дешифратора 27 соединены с нуле вой шиной источника питания. Выходами дешифраторов 18, 27 являются выходы информационных разрядов ПЗУ, причем каждый из выходов ПЗУ соединен через резистор 1...3 кОм с напряжением питания

+5 В, Четыре уйравляющих входа первого и второго ПЗУ соединены с шинами питания устр о йства со гласно режиму счи т ывания.

Восьмиразрядный адрес вектора прерывания на выхода первого дешифратора 18 и семь управляющих сигналов.на выходе второго дешифратора 27 программируются пользователем в зависимости от кодов сиг. налов на первых и третьйх входах дешифратора 18 и первых входах дешифратора 27.

При этом на вторых управляющих входах данных дешифраторов сигнал логического

"0". При наличии на вторых управляющих входах первого 18 и второго 27 дешифраторов сигналов логической "1" на выходах данных дешифраторов (ПЗУ) также сигналы логической "1" (высокого уровня) при любой комбинации входных сигналов на входах 1, 3.

Элемент 20 задержки реализован на буферном элементе без инверсии, с открытым коллектором микросхемы К155 ЛН4, На входе буферного элемента установлена интегрирующая цепочка, состоящая из резистора и конденсатора, причем входом элемента 20 задержки является первый вывод резистора, второй вывод которого соединен с входом буферного элемента и первым выводом конденсатора, второй вывод которого соединен с нулевой шиной источника питания, Выходом элемента задержки служит выход буферного: элемента, соединенный с первым выводом резистора порядка 1 кОм, Bto" рой вывод которого соединен с напряжением источника питания +5 В. Выбором номинала резистора и,конденсатора интегрирующей .цепочки осуществляется выбор времени задержки, равной 0;1..;0,2 мкс, Блок 34 элементов задержки состоит из трех элементов задержки для сигналов 35, Каждый из элементов задержки блока 34 реализован аналогично элементу 20 задержки. Время задержки каждого из элементов задержки блока 34 составляет 35...60 нс.

При необходимости (большой загруженности Q-шины и шины VME выходные сигналы

15, 16, 23, 24; 25, 28, 33, 35 также следует подключить к магистралям через буферные элементы микросхемы К155 Л Н4.

Следует отметить, что работой заявляемого устройства управляет микроЭВМ, имеющая системный канал (магистральный интерфейс) Q-шины, являющийся упрощенным вариантом интерфейса "Общая шина" (ГОСТ 26765,51-8). Заявляемое устройство обеспечивает также обработку запросов на прерывание программы устройств вводавывода, имеющих системный канал шины

VME, являющийся в настоящее время единственным международным стандартом для

8, 16, 24, 32 разрядных микропроцессорных систем (4, 5).

При.этом сигналы 1, 3, 4, 9, 15, 21, 23, 24 являются магистральными сигналами 0-шины. Сигналы 11, 28, 31, 32, 33, 35 являются магистральными сигналами шины VME.

Входные сигналы первой 10 и второй 12 групп приоритета могут задаваться как с помощью дополнительного регистра приоритета, управляемого магистральными

1793440 сигналами, так и с помощью перемычек(на- нала запроса 15 (фиг. 3), поступающего на личие логической "1и блокирует обработку вход запроса на прерывание процессора. соответствующего запроса на прерывание, Процессор удовлетвбряет требование заналичие логического "Ои разрешает обслу- проса на прерывание, вырабатывая сигналы живание запроса), . 3, 4 низкого уровня, что в свою очередь, Устройство работает следующим обра- вызывает появление на выходе элемента зом (фиг. 1). ИЛИ-HE 5 сигнала высокого уровня, запуПосле подачи напряжения питания про- скающг егог одновигбратор 6. Сигнал с выхода цессор формирует сигнал .начальной уста- одновибратора 6, поступая на первый вход новки и1" низкого уровня, который 5 элемента ИЛИ 7, снимает требование заустанавливает в исходное (начальное) со- проса на прерывание 15 и блокирует поступстояние n+m узлов обработки запросов пер- ление запросов 9, 11 на третьи входы узлов вого 2 и второго 13 блоков приоритета, обработкизапросовнапрерываниепервого поступая на третьи входы каждого узла и 2 и второго 13 блоков приоритета. Сигнал соответственно на R-входы триггеров D-ти- 10 подтверждения прерывания с выхода элепа 36 (фиг. 2). При этом на первых и вторых мента ИЛИ-HE 5 поступает также на второй выходах каждого из узлов обработки запро- вход первого узла обработки зап роса первоcos формируются сигналы высокого уровня, го блока 2 прйоритета и соответственно на на третьих выходах — сигналы низкого уров- первые .входы элементов .И-HE 37, И 38, с ня. Одновременно устанавливаются в ис- 15 помощью которых анализируется состояние ходное состояние источники прерывания и триггера D-типа 36 данного узла. Поскольку на входах 3, 4, 9, 11, 31, 32 заявляемого - триггер 0-типа 36 первого узла обработки устройстваформируютсятакжесигналы вы- запроса первого блока 2 приоритета устасокого уровня. Каждое устройство (источ- новлен в исходное состояние, то сигнал подник), требующее прерывание" и 20 тверждения прерывания поступает на формирующее запрос на прерывание, име- выход элемента И 38 и соответственно на ет подпрограммуобслуживания, хранящую-, третий выход данного узла, Далее сигнал ся в ПЗУ микроЭВМ, вход в которую подтверждения прерывания поступает на осуществляется автоматически с помощью второй вход второго узла обработки запроса вектора прерывания. В случае n = 2, m = 2, К 25 первого блока 2 приоритета, Так как триггер

= 8 заявляемое устройство обслуживает два D-типа 36 данного узла установлен в едизапроса на прерывайие "9 Q-шины 1NT<, ничное состояние, то дальнейшее прохож1NTz с приоритетами10 П, П2 илва зап юса дение.сигнала подтверждения прерывания на прерывание 11 шины VME, 1 RÈ, 1 R02 блокируется и на выходе элемента И-НЕ 37 с приоритетами 12 Пз, П4. Маскирование 30 и соответственно втором выходе второго уз(запрет обслуживания) запроса осуществля- ла обработки запроса первого блока 2 приется подачей логической "1и на входы при- оритета формируется выходной сигнал Р2 оритетов 10, 12, разрешение обслуживания: первой группы подтверждения прерывазапросов — подачей логического и0". Про- .ния 16 в виде потенциала низкого уровня, цесс обслуживания прерывания начинается 35 По данному сигйалу источник прерывания по окончании сигнала 1 (появление потен- снимает запрос на прерывание. Одноврециала высокого уровня) в момент появления менно на выходе:элемента И 17 формируетзапроса на прерывание одной из группза .. ся сигнал низкого уровня, поступающий на . просов 9, 11. При появлении запроса 1NTz первый вход элемента И l9, вызывая появпервой группы запросов 9 и отсутствии ма- 40 ление сигнала низкого уровня на его выхоскирования поданномузапросуна выходе де. В результате на выходе первого второй схемы ИЛИ группы элементов ИЛИ дешифратора 18 появляется восьмиразряд-

8 появляется сигнал низкого уровня, посту- ный код адреса вектора прерывания 24, попающий на третий вход второго узла обра- ступающий на магистральные линии ботки запроса первого блока 2 приоритета. 45 АДО...АД7 0-шины. Далее на выходе элеДанный сигнал уотанавливаеттриггер D-ти- мента 20 авдержки появляется сигнал Отвела 36 в единичное состояние и на инверс- та 21 устройства R PLY. Процессор ном выходе триггера D-типа 36 и принимает адрес вектора прерывания 24 и соответственнопервомвыходевторогаузла. снимает сигналы 3. 4. При этом на выходе обработки запроса первого блока 2 приори- 50 элемента И-НЕ 37 и соответственно на втотета появляется сигнал низкОго уровня, по- ром. выходе второго узла обработки запроса ступающий на второй вход элемейта И 14. первого блока 2 приоритета появляется сигСигнал низкого уровня на выходе элемента нал высокого уровня, по фронту которого

И 14, поступая на второй вход элемента (переход из низкогоуровня в высокий) проИЛИ 7, вызывает появление выходного сиг- 55 исходит установка триггера D-типа 36 в ис1793440

7 ходное состояние. Заявляемое устройство завершает передачу адреса вектора и снимает сигнал 21. По окончании импульса на выходе одновибратора 6 заявляемое устройство вновь выставляет выходной сигнал

15 при наличии запросов (требований) внешних устройств, поступающих на первые 9 или вторые 11 запросные входы. При появлении запроса Я02 второй группы запросов 11 и отсутствии маскирования по

- данному запросу на выходе элемента ИЛИ группы элементов ИЛИ 8 появляется сигнал низкого уровня, поступающий на третий вход второго узла обработки запроса второго блока 13 приоритета, В результате на первом выходе второго узла обработки запроса появляетСя сигнал низкого уровня, поступающий на четвертый вход элемента И 14, что вызывает появление выходного сиг. нала запроса. 15 (фиг. 4). По выполнении очередной команды процессор удовлетворяет требование запроса, вырабатывая сигналы 3, 4, также Низкого уровня (нулевой потенциал). Сигналом высокого уровня с выхода элемента ИЛИ-НЕ 5 запускается одновибратор 6, Требование запроса на

-прерывание 15 снимается, Блокируется также поступление запросов на третьи входы узлов обработки запросов на прерывание первого 2 и второго 13 блоков приоритета.

Далее сигналом с выхода элемента ИЛИ-НЕ

5 последовательно по приоритету опрашиваются узлы обработки запросов первого блока 2 приоритета и первый узел обработки запросов второго блока 13 приоритета.

При отсутствии зафиксированных запросов в более высокоприоритетных узлах обработки запросов сигнал подтверждения прерывания поступает на второй вход второго узла обработки запроса второго блока

13 приоритета, на втором выходе которого появляется потенциал низкого уровня, Данный сигнал входит в состав второй группы выходов 25 подтвер>кдения прерывания и поступает на вход источника запроса на прерывание IRQz, Одновременно сигнал низкого уровня поступает на второй вход элемента И 26. При этом на выходе данной схемы формируется сигнал низкого уровня, являющийся выходом 28 занятости устрой-. ства, поступающий на второй управляющий вход второго дешифратора 27, При этом на выходе второго дешифратора 27 формируются выходные сигналы согласно фиг. 5. Выходные сигналы 33, 35 поступают на шину

VME. Получая подтверждение 25, источник запроса IRQz проверяет выполнение следующих условий: соответствует ли его приоритет уровням на линиях А01...АОЗ, ожидаемая разрядность данных (линии DSO, DS1, IWOPDj больше или равна разрядности его слова-статуса, Если все условия выполнены, источник сообщает об этом, устанавливая на линиях

5 шины VME второй 31 и третий 32 управляющие сигналы низкого уровня. В результате на выходах элемента И 30, элемента ИЛИ 29 и элемента И 19 формируются сигналы низкого уровня, На выходах первого дешифра10 тора 18 формируется адрес вектора прерывания 24, а на выходе элемента 20 задержки — сигнал ответа 21 -устройства, Процессор принимает адрес вектора прерывания 24 и снимает сигналы 3, 4, что приво15 дит к появлению сигнала высокого уровня на втором выходе второго узла обработки запроса второго блока 13 приоритета. При этом триггер D-типа 36 данного узла устанавливается в исходное (начальное) состоя20 ние, Сигнал высокого уровня появляется на выходе элемента И 26 и выходе 28 устройства, Данный сигнал блокирует работу второго дешифратора 27 и на его выходах и выходах 33, 35 устройства в целом также

25 появляются сигналы высокого уровня, что приводит к снятию источником прерывания сигналов 31 или 32. Учитывая высокую скорость работы устройства ввода-вывода, имеющих интерфейс шины VME (минималь30 ное время цикла равно 100 нс), время обслуживания сигналов запроса шины VME процессором Q-шины составляет примерно . 2...3 мкс. Следует отметить, что запрос шины VME сохраняется в течение 2 мкс по

35 окончании его обслуживания (фиг, 4). В течение этого времени процессором выполняется подпрограмма обслуживания прерывания (не определяется протоколом

VME). При этом одновибратором 6 обеспе40 чивается блокировка формирования вб ходного сигнала 15 запроса устройства.

Заявляемое устройство обеспечивает последовательное обслуживание запросов на прерывание Q-шины и шины VME с воз45 можностью наращивания данных устройств. В этом случае выходной сигнал расширения 23 первого устройства приори тетного прерывания является входным сигналом 4 второго устройства приоритетного

50 прерывания, Наивысшим приоритетом обслуживания запросов Q-шины обладает первый вход первой группы запросов 9, наинизшим — n-й вход. Наивысшим приоритетом обслуживания запросов шины ЧМЕ

55 также обладает первый вход второй группы запросов 11, наинизшим — m-й вход, Поскольку шина VME имеет семь линий (уровней) запросов на прерывания, то линия с наивысшим приоритетом соединяется с первым входом второй руппы запросов 11.

1793440

Выбором и формированием выходных адресных 33 и управляющих 35 сигналов заявляемое устройство обеспечивает

Формула изобретения

1. Устройство приоритетного прерывания, содержащее первый блок приоритета, состоящий из и (п — число запросных входов первой группы) узлов обработки запросов, элемента НЕ и первого элемента И, причем первые входы и узлов обработки запросов объединены и является входом начальной установки устройства, о т л и ч а ю щ е е с я тем, что, с целью расширение области применения устройства за счет совместной обработки запросов различных магистралей, в него введены элемент ИЛИ-НЕ, одновибратор, второй блок приоритета, состоящий из

m (m — число запросных входов второй группы) узлов обработки запросов, группа элементов ИЛИ; второй, третий, четвертый и пятый элементы И, первый и второй элементы ИЛИ, элемент задержки, два дешифратора и блок элементов задержки, причем первый вход элемента ИЛИ-НЕ является первым входом устройства для подключения к шине ввода первой магистрали, второй вход ИЛИ-НЕ является вторым входом устройства для подключения к шине подтверждения прерываний первой магистрали, выход элемента ИЛИ-НЕ соединен с входом одновибратора и вторым входом первого узла обработки запроса первого блока приоритета, выход одновибратора соединен с первым входом первого элемента

ИЛИ и первыми входами элементов ИЛИ группы, выходы которых соединены с третьими входами соответствующих узлов обработки запросов первого и второго. блоков приоритета, вторые входы элементов ИЛИ с первого па и-й элементов ИЛИ являются первой группой запросных входов устройства, третьи входы элементов ИЛИ с первого по и-й группы элементов ИЛИ являются первой группой входов маскирования устройства, вторые входы элементов ИЛИ с и- го по . m-й группы элементов ИЛИ являются второй группой запросных входов устройства, третьи входы элементов ИЛИ с и-го по m-й группы элементов ИЛИ являются второй группой входов маскирования устройства, первые входы узлов обработки запросов второго блока приоритета соединены с первыми входами узлов обработки запросов обслуживание запросов внешних устройств, имеющих йнтерфейс шины VME c длиной слова 8, 16, 24, 32 бит. первого блока приоритета, первые выходы узлов обработки запросов первого и второго блоков приоритета соединены с соответствующими входами первого элемента И, выход которото соединен с вторым входом первого элемента ИЛИ, выход которого является выходом устройства для подключения к шине запроса на прерывание первой магистрали, вторые выходы узлов обработки запросов первого блока приоритета соединены с соответствующими входами второго элемента И, первой группой информационных входов первого дешифратора и являются первой группой выходов подтверждения прерывания устройства, третий выход l-го (I = 1, и-1) узла обработки запросов первого блока приоритета соединен с вторым входом (!+1)-го узла обработки запросов, третий выход n-ro узла обработки запроса первого блока приоритета соединен с вторым входом первого узла обработки запроса второго блока приоритета, третий выход m-го узла обработки запроса которого соединен с входом элемента НЕ, выход которого является выходом расширения устройства, выход второго элемента И соединен с первым входом третьего элемента И, выход которого соединен со стробирующим входом первого дешифратора и входом элемента задержки, выход которого является выходом устройства для подкл ючения к шине ответа первой магистрали, выходы первого дешифратора являются выходами устройства для подключения к шинам адреса первой магистрали, вторые выходы узлов обработки запросов второго блока приоритета соединены с соответствующими входами четвертого элемента И, второй группой информационных входов первого дешифратора, первой группой информационных входов второго дешифратора и являются второй группой выходов подтверждения прерывания устройства, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, вторым стробирующим входом второго дешифратора и является выходом устройства для подключения к шине занятОсти второй магистрали, первый вход пятого элемента И является входом устройства для подключения к шине подтверждения данных второй

1793440 магистрали, второй вход пятого элемента И является третьим управляющим входом устройства для подключения к шине ошибки передачи второй магистрали, выход пятого элемента И соединен с вторым входом второго элемента ИЛИ, вйход которого соединен с вторым входом третьего элемента И, первая группа выходов второго дешифратора является группой выходов устройства для подключения к шинам адреса второй маги. страли, вторая группа выходов которого соединена с соответствующими входами блока элементов задержки, выходы которого являются группой выходов устройства для подключения к шинам синхронизации адреса, стробом данных второй магистрали, третий выход)-го O - 1, m-1) узла обработки запросов второго блока приоритета соединен с вторым входом (/+1)-го узла обработки запросов.

2. Устройство по п. 1, о т л и ч а ю щ е ес я тем, что узел обработки запросов содержит триггер, элемент И-HE и элемент И, причем R-вход триггера является первым входом узла обработки запросов, первые входы элементов И-НЕ, И соединены между собой и являются вторым входом узла обработки запросов, S-вход триггера является . третьим входом узла, прямой выход триггера соединен с вторым входом элемента ИНЕ, инверсный выход триггера соединен с вторым входом элемента И и является первым выходом узла обработки запросов, выход элемента И-НЕ соединен с синхровходом триггера и является вторым выходом узла обработки запросов, информационный входтриггера соединен с шиной логического нуля устройства, выход элемента И является третьим выходом узла обработки запросов.

1793440

1793 40

1793440

Составитель Ю. Ланцов

Техред M.Ìoðãåíòàë Корректор М. Петрова

Редактор С. Кулакова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 505 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5