Ассоциативный матричный процессор

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при создании машин баз данных , Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что устройство содержит матрицу размером НхН операционных блоков, матрицу размером НхН блоков памяти , блок управления, первую и вторую группы узлов коммутации, узел коммутации и блок ввода-вывода. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

lslis 6 06 F 15/1 6

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4835494/24 (22) 07.06.90 (46) 15.02.93. Бюл. ¹ 6 (71) Таганрогский радиотехнический институт им,В,Д,Калмыкова (72) В.Ф.Гузик и С.А.Чиненов (56) lLLIACIV(Barnes G.Н., Brown R,M. и т.д, "The ILLACl 4/ Computer — lEEE, Transaction

on Computers", 1968, чо! с. 17, ¹ 08 рр 746757.

Batcher К.Е, Architecture of Massively

Parallel Processor-Proc of 17-tl, Annual

Symposium on Computer Archit, 1980, vol 8, рр, 168 — 173.

Авторское свидетельство СССР

N- 1005065, кл. 6 06 F 15/00, 1981.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при создании машин баз данных.

Известен матричный процессор, содержащий 256 процессорных элементов (ПЭ), подразделенный на 4 квадрата по 64 ПЭ каждый квадрат управляется собственным устройством управления, каждая группа ПЭ связана с файловыми дисками (ФД), так же с коммутатором ввода-вывода и контроллером ввода-вывода. ФД соединен с буфером ввода-вывода.

Недостаток этого устройства заключается в том, что операции внутри каждого квадрата ПЭ могут работать только параллельно и в режиме пошаговой обработки, что ограничивает его функциональные возможности, Известен другой матричный процессор под названием "массивный параллельный процессор", весь блок массива содержит l28x128 ПЭ с четырьмя избыточными стол„„БЦ„„1795467 А1 (54) АССОЦИАТИВНЫЙ МАТРИЧНЫЙ . ПРОЦЕССОР (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано прМ создании машин баз данных. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что устройство содержит матрицу размером НхН операционных блоков, матрицу размером НхН блоков памяти, блок управления, первую и вторую группы узлов коммутации, узел коммутации и блок ввода-вывода. 3 ил, бцами, переключатели, там же входной и. выходной регистры, устройства управления массивом, устройство управления программными данными.

Недостаток этого устройства заключается в том, что оно имеет ограниченные функциональные возможности и большие аппаратурные затраты.

Наиболее близким к предлагаемому процессору является ассоциативный матричный процессор, содержащий память (ПОБ) операционногочлена с произвольным доступом, операционные блоки (ОБ), (матричный процессор разделен на 32 блока. каждый из которых содержит 32 ОБ, блок управления и канал ввода-вывода, причем

i-й ОБ соединен с первыми в/в ПОБ, i-й ПЭ соединен с J-й ПЭ с помощью линии связи (мультиплексор) х у и ziz — переключает i-ю ячейку с ячейками под номерами (; 8)-(+7), у — соединяет i-ю ячейку с мультиплексором z;, zi+ls, гнз2 мультиплексор х. соединяет i-ю ячейку с мультиплексорами у, у.+128 и т,д., 1795467 устройство управления подключенные к каждому ОБ, вторые входы-выходы (a/B) 1-й

ПОБ соединены с шиной ввода-вывода.

Основным недостатком известного устройства является сравнительно невысокие быстродействия, связанное с ограниченно-, стью связей как между ОБ, так и между ПОБ, Наиболее близким к предлагаемому процессору является ассоциативный матричный процессор, содержащий матрицы размером НхН операционных блоков, где Н вЂ” линейный размер обрабатываемых данных, матрицу размером НхН блоков памяти, блок управления, первую группу узлов коммутации, узел коммутации, причем первый "5 выход блока управления подключен куправляющим входам узлов коммутации первой группы, второй и третий выходы блока управления подключены соответственно ко входам режима блоков памяти матрицы блоков памяти и ко входам кода операции

ОБ, четвертый выход блока управления подключен к управляющему входу узла коммутации.

Основным недостатком известного устройства, также, является сравнительно невысокое быстродействие, связанное с ограниченностью связей как между операционными блоками и памятью, так и между блоками памяти. 30

Цель изобретения — повышение быстродействия и расширение функциональных возможностей, Поставленная цель достигается тем, что в устройство, содержащее матрицу опера- 35 ционных блоков, матрицу блоков памяти, блок управления, первую группу узлов коммутации, узел коммутации, дополнительно введены; вторая группа узлов коммутации и блок ввода-вывода, первый вход-выход бло- 40 ка управления подключен к первым информационным входам-выходам блоков памяти матрицы блоков памяти, второй информационный вход-выход блока управления подключен к первым информационным 45 входам-выходам операционных блоков, первый выход блока управления подключен к управляющим входам узлов коммутации второй группы, второй информационный вход-выход операционного блока а-й строки

b-го столбца матрицы операционных блоков (где а, b--1...Н) подключен ко второму информационному входу-выходу блока памяти а-й строки Ь-го столбца матрицы блоков памяти, с-й выход d-го узла коммутации пер- 55 вой группы (где с, d 1,...,Н) подключен к информационному входу блока памяти с-го столбца d-й строки матрицы блоков памяти, с-й выход d-го узла коммутации второй группы подключен к информационному входу операционного блока с-го столбца d-й строки матрицы операционных блоков, выход блока памяти с-го столбца d-й строки матрицы блоков памяти подключен к с-му информационному входу d-го узла коммутации первой группы, выход операционного блока с-го столбца d-й строки матрицы операционных блоков подключен к с-му информационному входу d-го узла коммутации второй группы, первый информационный вход-выход с-го узла коммутации первой группы (где е=1,...,Н-1) подключен к первому информационному входу-выходу (е+1)-ro узла коммутации первой группы, первый информационный вход-выход е-го узла коммутации второй группы подключен к первому информационному входу-выходу (е+1)-ro узла коммутации второй группы, второй информационный вход-выход а-го узла коммутации первой группы подключен к а-у информационному входу-выходу группы блока ввода-вывода и а-у информационному входу-выходу второй группы узла коммутации, пятый выход блока управления подключен к управляющему входу блока ввода-вывода, информационный вход-выход которого подключен к информационному входу-выходу ассоциативного матричного процессора, вход кода операции которого подключен ко входу режима блока управления.

Отсутствие в аналогичных технических решениях перечисленных признаков, отличающих заявляемое техническое решение от прототипа, обуславливает соответствие заявляемого устройства ассоциативного матричного процессора критерию "существенные отличия". Наличие новых связей позволяет повысить быстродействие устройства. Организация связей между i-й и

j-й памятью, позволяют осуществить передачу данных за более короткий промежуток времени, так же наличие связей между

ПСОБ и ЦСП позволяет увеличить быстродействие за счет подключения и-операционных блоков к одной ПОБ, . На фиг. I представлена структурная схема ассоциативного матричного процессора; на фиг.2 — структурная схема ЦСОБ; на фиг.3 — структурная схема СП.

Устройство содержит УУ11, буфер

Ь/b2>, ЦСП 3i-ЗП, НхН ПЭ 4>-4, НхН ПОБ

51-5п, ЦСП 61-Сп, СП7, причем первый Ь/Ь

УУ 1> подключен к управляющим входам ПЭ

4<-4л, второй Ь/b подключен к управляющим входам ПОБ 5>-5, третий выход подключен к управляющим входам буфера Ь/Ь

21, четвертый выход к управляющему входу

СП 7>, щестой b/Ь 10 подключен к управляющим Ь/Ь основной 3ВМ, первый b/Ь бу1795467 фера Ь/Ь 21 подключен к первым входам-выходам ЦСП 61, второй Ь/Ь соединен с первым b/Ü ЦСП 62, и-й Ь/Ь соединен с первыми Ь/Ь ЦСП бп первые Ь/Ь ЦСОБ 31 подключены ко вторым b/Ь ЦСОБ Зг (n-1) 5

Ь/Ь 8> подключен к информационным Ь/Ь основной ЭВМ), вторые b/Ь ЦСОБ 32 соединены с первыми Ь/Ь ЦСОБ 3п, третьи Ь/Ь

ЦСОБ 3>-Зп соединены соо1ветственно с

Ь/Ь СП 71, первые Ь/Ь ОБ 41 4р подключены 10 к ЦСОБ 31-Зп соответственно (по линейкам), вторые Ь/Ь ОБ 4 соединены с ПОБ 5 (где

l=1,2,3,...,Н), первые Ь/Ь ЦСП 61 — 6n подключены к СП 7 и буфера Ь/Ь соответственно, второй Ь/Ь ЦСП 6> соединен со вторым Ь/Ь 15

ЦСП 62, третий ЦСП 62 подключен ко вторым

Ь/b ЦСП 6п.

Цепи коммутации 3 1 — Зп. 61-6в, 8ï реализованы на коммутационных регистровых элементах. Структурная схема ЦСПБ приве- 20 дена на фиг.2.

Работа коммутатора осуществляется (в соответствии с алгоритмом (367)-373) стр.133) следующим образом:

1) на все элементы структуры из БУ по- 25 дается сигнал настройки на дерево коммутации R;

2) далее сигнал распространения Х на начальный элемент дерева:

3) подается сигнал настройки, все эле- 30 менты на фиксирование каналов связи $ и, наконец

4) сигнал фиксировался f () на все конечные элементы синтезируемого канала связи. Все эти операции выполняются каж- 35 дый раз при построении любого последующего канала связи.

На фиг.2 показан обмен информацией между ÎÁl и ОБ и между 05п и ОБ1, OBz.

ЦСОБ позволяют организовать связь ОБ по 40 полному графу.

После настройки коммутатора из БУ приходит сигнал разрешающий запись или выдачу информации.

ЦСОБ и ЦСП разница состоит лишь в 45 том, что в одном случае связь осуществляется между ОБ в другом между блоками памяти..

Схема СП представлена на фиг,З. Она так же состоит из коммутационных регист-- 50 ровых элементов. Управление и алгоритм идентичен.

Формула изобретения

Ассоциативный матричный процессор, содержащий матрицу-размером НхН операционных блоков, где Н вЂ” линейный размер обрабатываемых данных, матрицу размеУстройство Ь/b аналогично описанному в работе 3. УУ почти аналогично УУ системы Lucas лишь с тем отличием (фиг,4), что вместо регистров компарада и маски введено устройство настройки коммутатора, а также дополнительно вырабатывается адрес ОБ и управляющие сигналы в ОБ, и устранения передачи данных в АЗУ. И еще введено управление буфером Ь/Ь. В данной схеме управляющие выходы "Управление ПОВ" и

"Адрес ПОБ" объединены аналогично и для

ОБ, Работа устройства происходит следующим образом.

На Ь/Ь 10 поступают управляющие сигналы (код операции —. например), «а Ь/Ь 8> поступает массив. который через буфер Ь/Ь

21 по сигналу из УУ11 заносится в ПОБ 5

НхН. Далее расшифровываются управляющие сигналы и УУ11 вырабатывает адреса

Обя и ПОБ, а также управляющие сигналы для них. Одновременно с этими сигналами из УУ1 поступают сигналы настройки

ЦСОБЗ вЂ” Зп и ЦСП 61 — бп (и если нужно СП7 ) согласно алгоритма решаемой задачи. Согласно поступившим управляющим сигналами подключаются операционные блоки и обрабатывают данные, находящиеся в соответствующей ПОБ 5> — 5п. Далее согласна заданной топологии процессоров происходит обмен между ними. после обработки данные поступают на входы буфера b/Ü 2l.

Наличие связей между ПОБ 5 НхН и ОБ

4 НхН позволяют существенно увеличить быстродействие за счет изменения архитектуры и при необходимости к ПОБ 5; подключить имеющиеся свободные ОБ, также эти связи способствуют перекачки данных из одной ПОБ в любую другую без осложнений, связанных с общей шиной (ЭШ). Так в каждом цикле известного устройства время перекачки данных из ПОБ 5 в ПОБ 51 составляет T=n r где n — количество ПОБ, каждого ОБ во всех линейках), для предлагаемого устройства это время Т= r, т.е. в и раз быстрее. Для случая свободных процессоров в известном устройстве время обработки одной ПОБ 5 одним ОБ 4i Т= t. для предлагаемого устройства Т= г/и, где и— количество свободных ОБ, т.е. в и раз быстрее, ром НхН блоков памяти, блок управления, первую группу узлов коммутации и узел коммутации, причем первый выход блока управления подключен к управляющим входам узлов коммутации первой группы, второй и третий выходы блока управления

1795467 подключены соответственно к входам режима блоков памяти матрицы блоков памяти и к входам кода операции операционных блоков матрицы операционных блоков, четвертый выход блока управления подключен к управляющему входу узла коммутации, о тл ича ющи йся тем,что, с целью повышения быстродействия, процессор содержит вторую группу узлов коммутации и блок ввода-вывода, причем первый информационный вход-выход блока управления подключен к первым информационным входам-выходам блоков памяти матрицы блоков памяти, второй информационный вход-выход блока управления подключен к первым информационным входам-выходам операционных блоков матрицы операционных блоков, первый выход блока управления подключен к управляющим входам узлов коммутации второй группы, второй информационный вход-выход операционного блока а-й строки Ь-ro столбца матрицы операционных блоков (где а,b=1,...,H) подключен к второму информационному входувыходу, блока памяти а-й строки b-го столбца матрицы блоков памяти, с-й выход

d-го узла коммутации первой группы (где с,d=1„...Н) подключен к информационному входу блока памяти с-го столбца d-й строки матрицы блоков памяти. с-й выход d-ro узла коммутации второй группы подключен к информационному входу операционного блока с ãî столбца d-й строки матрицы операционных блоков, выход блока памяти с-го столбца d-й строки матрицы блоков па. мяти подключен к с-му информационному входу d-го узла коммутации первой группы, выход операционного блока с-го столбца б-й группы матрицы операционных блоков подключен к с-му информационному входу d-го узла коммутации второй группы, первый информационный вход-выход е-го узла коммутации первой группы (где е=1...„Н-1) подключен к первому информационному входу-выходу (е+1)-го узла коммутации первой группы, первый информационный входвыход е-го узла коммутации второй группы подключен к первому информационному входу-выходу (е+1)-ro узла коммутации второй группы, второй информационный вход-выход аro узла коммутации первой группы подключен к а-му информационному входу-выходу группы блока ввода-вывода и к а-му информационному входу-выходу первой группы узла коммутации, второй информационный вход-выход a-ro узла коммутации второй группы подключен к а-му информационному входу-выходу второй группы узла коммутации, пятый выход блока управления подклю. чен к управляющему входу блока ввода-вывода, информационный вход-выход которого подключен к информационному входу-выходу аСсоциативного матричного процессора, вход кода операции которого подключен к входу режима блока управления.

1795467

1795467

Составитель С.Чиневов

Техред M.Ìîðãåíòàë Корректор М,Максимишинец

Редактор

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Заказ 431 . Тираж Подписное

ВНИИПИ Государственного Комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5