Система обработки информации

 

Изобретение относится к вычислительной технике и может быть использовано для автоматизации научных и прикладных исследований , а также при создании высокопроизводительных и высоконадежных вычислительных комплексов. Целью изобретения является повышение надежности системы за счет передачи функций отказавших вычислительных блоков блокам из ненагруженного резерва и коррекции обрабатываемых данных. Система содержит три вычислительных блока, группу из Н вычислительных блоков, три блока сопряжения , арбитр магистрали, расширитель магистрали , мажоритарный узел. 10 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1795468 А1 (19) (11)

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4840887/24 (22) 19.06,90 (46) 15.02.93. Бюл. ¹ 6 (71) Ленинградское научно-производственное объединение "Электронмаш" (72) В.И.Потапенко (56) Авторское свидетельство СССР

N- 1072054, кл, G 06 F 15/16, 1984, Авторское свидетельство СССР № 1424024, кл.G 06 F 15/16, 1988. (54) СИСТЕМА ОБРАБОТКИ ИНФОРМАЦИИ (57) Изобретение относится к вычислитель. ной технике и может быть использовано для

Изобретение относится к вычислительной технике и может быть использовано для автоматизации научных и прикладных исследований, а также при создании высокопроизводительных и высоконадежных вычислительных комплексов, Известна система, содержащая микоопроцессор с памятью, процессор управления каналом данных, программную память, мультиплексор, адресный регистр, регистр страниц, процессор обработки прерываний, регистр данных позволяет производить обработку информации, но обладает недостаточным быстродействием.

Также известна система, содержгГцая две ЭВМ второго уровня, два канала вт:>рого уровня, два блока сопряжения, два адап тера, блок коммутации, блок шин и каналы первого уровня, позволяет производить автоматизацию исследований, но обладает недостаточным быстродействием ввиду больших затрат времени на программные переключения коммутатора каналов. автоматизации научных и прикладных исследований, а также при создании высокопроизводительных и высоконадежных вычислительных комплексов. Целью изобретения является повышение надежности системы за счет передачи функций отказавших вычислительных блоков блокам из ненагруженного резерва и коррекции обрабатываемых данных. Система содержит три вычислительных блока, группу из Н вычислительных блоков, три блока сопряжения, арбитр магистрали, расширитель магистрали, мажоритарный узел. 10 ип.

Наиболее близким техническим решением является система, содержащая первый и второй вычислительные блоки второго уровня, первый и второй блоки сопряжения, первую и вторую группы блоков обработки информации, блок умощнения магистрали, вторые входы-выходы которого соединены с О входами-выходами блоков обработки ин- (Л формации второй группы, блок арбитра ма- ф> гистрали, входы-выходы которого 0 соединены с входами-выходами блоков об- QQ работки информации второй группы, первые входы-выходы блока умощнения у магистрали соединены с первыми входамивыходами первого и второго блоков сопряжения и входами-выходами блоков обработки информации первой группы, входы-выходы первого и второго вычислительных блоков второго уровня соединены с вторыми входами-выходами первого и второго блоков сопряжения соответственно, позволяет автоматизировать исследования, В прототипе сбой информации на любом из

1795468 информационных входов-выходов системы не будет замечен системой и приведет к снижению достоверности обрабатываемой информации и низкой эффективности ее обработки, Выход из строя любого узла s блоке обработки информации (блока связи, вычислительного блока и т.д.) приведет к нарушению работоспособности всего информационного канала, потере большого объема информации и к снижению надежности работы системы, а обработка больших, объемов некорректированной информации конечными вычислительными устройствами (ступенями) приводит к большим временным затратам нэ выполняемые операции.

Цель изобретения — повышение надежности системы эа счет передачи функций отказавших вычислительных блоков блокам из ненагруженного резерва и коррекции обрабатываемых данных.

Это достигается тем, что в известную систему, содержащую первый и второй вычислительные блоки, группу из Н вычислительных блоков, первый и второй блоки сопряжения, арбитр магистрали и расширитель магистрали, причем информационные входы-выходы первой группы первого вычислительного блока подключены соответственно к информационным входам-выходам первой группы первого блока сопряжения. инфорМационные входы-выходы первой группы второго вычислительного блока подключены соответственно к информационным входам- выходам первой группы второго блока сопряжения, информационные входы-выходы второй группы первого блока сопряжения, инфармационные входы-выходы второй группы второго блока сопряжения и информационные входы-выходы вычислительных блоков с первого по Н/2-й группы соединены через первую магистраль и подключены соответственно к информационным входам-выходам расширителя магистрали, информационные входы-выходы второй группы которого через вторую магистраль соединены соответственно с информационными входами-выходами первой группы вычислительных блоков с (Н/2 — 1)-го по Н-й и подключены соотвтествнено к информационным входам-выходам арбитра магистрали, информационные входы-выходы групп с первой по Н-ю системы подключены соответственно к информационным входамвыходам вторых групп вычислительных блоков с первого по Н-й группы, при этом каждый вычислительный блок группы содержит узел сопряжения, вычислительный узел и узел ввода-вывода, причем в каждом вычислительном блоке группы информационные входы-выходы первой группы блока подключены соответственно к информационным входам-выходам первой группы узла сопряжения, информационные входы-выходы второй группы которого подключены соответственно к информационным входам-выходам первой группы вычислительного узла, информационные входы-вы10 ходы второй группы которого подключены соответственно к информационным входамвыходам первой группы узла ввода-вывода, информацинные входы-выходы второй группы которого подключены соответственно к информационным входам-выходам второй группы блока, введены третий вычислительный блок, третий блок сопряжения, мажоритарный узел и с первого по (Н/3 — 1)-й блоки контроля, при этом управляю20 щие входы-выходы а-го, (а-1)-го и (э-2) вычислительных блоков группы (где а =

1, .„Н вЂ” 2) через (а — 2)/3-ю магистраль управления подключены соответственно ко входу запуска (а — 2)/3-го блока контроля, инфор25 мационные выходы а — го, (а — 1) ro и (а — 2)-го вычислительного блока группы подключены соответственно к информационным входам первой, второй и третьей групп (а — 2)/3-го блока контроля, первый, второй и третий выходы которого подключены соответственно ко входам оатанова а-го, (a — 1)-го и (a — 2)-го вычислительных блоков группы, четвертый, пятый и шестой выходы (a-2)/3-го блока контроля подключены ко входам запуска а — го, 35 (а-1)-го и (а — 2)-го вычислительных блоков группы, седьмой выход (а — 2)/3-ro блока контроля подключен к управляющим входам а-га, (а — 1)-ro и (а-2)-го вычислительных блоков группы, восьмой выход (а — 2)/3-ro блока кон40 троля подключен ко входам прерывания а— го, (а — 1)-го и (э — 2)-го вычислительных блоков группы, информационные входы-выходы первой группы третьего вычислительного блока подключены соответственно к инфор<5 мационным входам-выходам первой группы третьего блока сопряжения, информационные входы-выходы второй группы которого через первую магистраль подключены к информационным входам-выходам вторых

50 групп первого и второго вычислительных блоков, к информационным входам-выходам первых групп вычислительных блоков с первого по Н/2-й группы и к информационным входам-выходам первой группы расширителя магистрали, информационные выходы первых групп первого, второго и третьего вычислительных блоков подключены соответственно к информационным входам первой; второй и третьей групп (Н/3 — 1)-го блока контроля, информацион1795468 ные выходы второй группы первого, второго и третьего. вычислительных блоков подключены соответственно к информационным входам первой, второй и третьей групп мажоритарного узла. выходы которого подключены соответственно к информационным выходам системы, управляющие входы-выходы первого, второго и третьего вычислительных блоков через (а2)/3+1-ю магистраль управления соединены между собой и подключены соответственно ко входу запуска (Н 3/-1)-го блока контроля, первый, второй и третий выходы которого подключены соответственно ко входам ос. ra nBa первого, второго и третьего вычислительных блоков, четвертый, пятый и шестой выходы (Н/3-1)-го блока контроля подключены соответственно ко входам запуска первого, второго и третьего вычислительных блоков, седьмой выход (Н/3 — 1) — ro блока контроля подключен. к управляющим входам первого, второго и третьего вычислительных блоков, восьмой выход (Н/3 — 1-го блока контроля подключен ко входам прерывания первого, второго и третьего вычислительных блоков с первой по (Н/3 — 1)-ю группы входов входов задания резервных каналов системы подключены соответственно к информационным входам четвертых групп блоков контроля с первого по (Н/3 — 1)-й, при этом в каждом вычислительном блоке группы управляющий вход вычислительного блока подключен ко входу запуска тестовых проверок вычислительного узла, вход прерывания вычислительного блока подключен ко входу прерывания вычислительного узла, вход запуска вычислительного блока подключен ко входу запуска вычислительного узла, вход останова вычислительного блока подключен к управляющему входу блока ввода-вывода и ко входу останова вычислительного блока, управляющие входы-выходы группы которого подключены к управляющим входам-выходам вычислительного узла, причем каждый блок контроля содержит генератор тактовых импульсов, первый, второй и третий узлы сравнения, с первого по шестой триггеры, с первого по четвертый элементы

НЕ, элемент задержки, с первого по шестой элементы И и элемент ИЛИ, при этом в каждом блоке контроля информационные входы первой группы блкоа подключены соответственно к информационным входам первых групп первого и второго узлов сравнения, выходы которых подключены соответствнено к первым входам первого и второго элементов И, информационные входы второй группы подключены соответственно к информационным входам второй

35 рого элемента И, выход которого подключен

40 к третьему входу элемента ИЛИ и к инфортриггера подключен к четвертому выходу

45 блока и ко входу четвертого элемента НЕ, выход которого подключен к третьим вхй50

5

20 группы первого узла сравнения и соответст- . венно к информационным входам первой группы третьего узла сравнения, выход которого подключен к первому входу третьего элемента И, выход которого подключен к первому входу элемента ИЛИ и к информационному входу первого триггера, выход которого подключен к первым входам четвертого и пятого элементов И, выходы которых подключены соответственно ко второму и к третьему выходам блока, информационные входы третьей группы которого подключены соответственно к информационным входам вторых групп второго и третьего узлов сравнения, выход элемента ИЛИ подключен ко входу первого элемента НЕ, ко входам синхронизации второго, третьего и четвертого триггеров и к седьмому выходу блока контроля, первый, второй и третий информационные входы четвертой группы которого подключены соответственно ко входам установки в единицу второго, третьего и четверто ого триггеров, выход второго триггера подключен к пятому выходу блока и ко входу второго элемента НЕ, выход которого подключен ко вторым входам первого и третьего элементов И, выход первого элемента И подключен ко второму входу элемента ИЛИ и к информационному входу пятого триггера, выход которого подключен ко второму входу четвертого элемента И и к первому входу шестого элемента И, выход которого подключен к первому выходу блока, выход третьего триггера подключен к шестому выходу блока и ко входу третьего элемента Н Е, выход которого подключен к третьему входу третьего элемента И и ко второму входу втомационному входу шестого триггера, выход которого подключен ко вторым входам пятого и шестого элементов И, выход четвертого дам первого и второго элементов И, выход первого элемента НЕ подключен ко входу элемента задержки, выход которого подключен к восьмому выходу блока, вход запуска которого подключен ко входу запуска генератора тактовых импульсов, выход которого подключен ко входам синхронизации первого, пятого и шестого триггеров, Заявляемое техническое решение отличается от прототипа наличием третьего вычислительного узла, третьего блока сопряжения, мажоритарного узла, (Н/3:1) блоков контроля и новой организацией связей.

1795468

Предложенное решение осуществляется с помощью известных в науке и технике блоков и элементов, Однако решение, содержащее предложенный состав и соединение указанных блоков, нам неизвестно.

Кроме того, достигнуто новое свойство совокупности указанных известных блоков, отличное от свойств, присущих в отдельности каждому отличительному признаку- по10 вышение эффективности обработки откорретированных данных надежности системы и сокращение времени на конечную обработку данных за счет организации проверки входной информации, передачи функций отказавших блоков обработки информации блокам из ненагруженного резерва и передачи вычислительным блокам следующего уровня проверенных и откорректированных данных, На фиг.1 приведена структурная схема

20 предлагаемой системы; на фиг.2 — пример реализации блока контроля; на фиг.3.— пример реализации вычислительного блока; на фиг.4 — схема соединения вычислительных блоков с блоками сопряжения и узлами вво- .25 да-вывода; на фиг.5 — алгоритм работы вычислительного блока; на фиг.6 — алгоритм работы вычислительного узла; на фиг.7— пример реализации генератора импульсов; на фиг.8 — пример схемы соединений гене- 30 раторов импульсов; на фиг.9 — пример реализации процессора; на фиг,10 — пример реализации буферного регистра.

На фиг.1 позицией 1>, tz, 1з обозначены

35 вычислительные блоки, 14...1н-з — вычислительные узлы; 2>, 2, 2з — первый, второй и третий блоки сопряжения; 24...2н-з — узлы ный узел; 7 — расширитель магистрали; 8— арбитр магистрали, 9 — первая шина контроля информации; 10 — линия сигнала неисп1авности в триаде блоков обработки

:: нформации; 11 — линия сигнала прерывания программы; 12 — шина синхронизации;

13- линия сигнала отключения неисправного вычислительного блока; 14- линия сигнала включения резервного вычислительного

50 блока; 15 — вторая шина контроля информации; 161...16M — группа информационных входов-выходов системы.

На фиг,2 позицией 17>...174 обозначены элементы НЕ; 18ь..186 — элементы И;

191.„19в триггеры; 20 — элементы ИЛИ; 21 — 55 элемент задержки; 22>....22з- первый „, третий узлы сравнения; 23 — линия сигнала от кнопки выбора резервного вычислительного блока; 24 — генератор тактовых импульсов. сопряжения; 31...3н — узлы ввода-вывода;

41...4н/з-1 —; 51...51н — груп па вычислительных блоков; 6 — мажоритар- 40

На фиг.3 позицией 25 обозначен первый регистр данных (например 585ИР12): 26— второй; 27 — первый элемент ИЛИ; 28— источник питания; 29 — передатчик (например 559ИП1); 30 — устройство управления

BBOQOM-выводом; 31 — устройство BBO+8-Bblвода; 32 — постоянное запоминающее устройство (ПЗУ); 33 — оперативное запоминающее устройство (ОЗУ); 34 — линия сигнала от клавиши включения постоянного напряжения; 35 — линия сигналов питания;

36 — линия сигнала "ОСТАНОВ"; 37 — магистраль "ОБЩАЯ ШИНА"; 38 — процессор; 39 — шина сигналов АДРЕС/ДАННЫЕ, СИА; 40 — второй элемент ИЛИ; 41 — линия сигнала

"ВЫВОД"; 42 — линия сигнала "ПРТ"; 43— линия сигнала от клавиши "ТАЙМЕР", На фиг.7 позицией 44.„49 обозначены инверторы; 50...57 — элементы И-НЕ; 58, 59 — элементы НЕ; 60...67- элементы И-НЕ; 68, 69 — элементы И, 70 — генератор импульсов; .

71, 72 — элементы ИЛИ: 73, 74 — ждущие мультивибраторы (например 155АГ1); 75, 76 — мажоритарные элементы; 77 — передатчик (например 559ИП1);

На фиг.9 позицией 78 обозначен узел

АЛУ; 79- узел микропрограммного запоминающего устройства; 80 — узел управления;

81 — дешифратор спецсигналов; 82 — формирователь тактовых последовательностей

01„,04 (например рис. 5,78 в (3)); 83 — узел внутреннего ввода; 84-дешифратор ВУ; 85 — мультиплексор канала; 86 - резидентная память; 87 — узел управления каналом; 88— узел управления прерыванием; 89 — узел предоставления канала; 90 — приемо-передатчики канала; 91 — магистраль микроканала; 92 — линия сигнала ВУ; 93 — шина

ДАОО...15; 94 — шина сигналов СИА, БАЙТ, ВВОД, ВЫВОД, СИП; 95 — -"- РГН, СБРОС, РАБОТА; 96--"- ПИТ, ПОСТ, ОСТ, ПРТ, ТПР, ППР; 97 --"- ТПД, ПВ, ППД.

На фиг.10 позицией 98, 99 обозначены триггеры(цепи установки P u S соединены с

+5B через 1 ком), 100 — буферный регистр (например 555ИР26); 101, 102 — линия сигнала адреса АО, А1; 103 — линия сигнала

СИА.

Система (фиг,1) содержит три вычислительных блока 1>, 1, 1з, три блока 2>, 22, 23 сопряжения, группу из вычислительных блоков 5, (Н/3 — 1) блоков 4 контроля, мажоритарный 6 узел, расширитель 7 магистрали, 8 арбитр магистрали, причем каждый блок 5ь где 1 = 1...К, содержит блок сопряжения 2y, . где у = 4...К, вычислительный блок 1>, узел связи 3 и группу информационных 16 ...16M входов-выходов системы, информационные входы-выходы системы соединены с входами-выходами узла 3 связи, входы-выходы

1795468

10 которого соединены с первыми входами-выходами вычислительного 1у блока, вторые входы-выходы которого соединены с первыми входами-выходами блока 2у сопряжения, вторые входы-выходы которого являются входами-выходами блока 5, первые входывыходы блока 21 сопряжения соединены с первыми входами-выходами блока сопряжения 22 и 2з, первые входы-выходы расширителя 7 магистрали соединены с первыми входами-выходами блоков сопряжения

21...2з и входами-выходами вычислительных блоков 51...5з, вторые входы-выходы расширителя 7 магистрали соединены с входамивыходами 8 арбитра магистрали и входами-выходами блоков 5к-2...5к, входывыходы вычислительных блоков 11, 12, 1з соединены со вторыми входами-выходами блоков сопряжения 21, 2z, 2з соответственно, группы входов 9 каждого блока 4 контроля соединены с соответствующей группой выходов вычислительного узла 1 каждого из трех блоков 5, первый и второй вход вычислительного узла 1, каждого из трех блоков 5 соединены соответственно с первым

14ê-2 и вторым "3K-2, третьим 14к-1 и четвертым 13к-1. пятым 14к и шестым 13к выходами каждого блока 4 контроля, седьмой выход 11 которого соединен с третьими входами вычислительных узлов 1, каждого из трех блоков 5, четвертые входы которых соединены с восьмым 10 выходом 4 блока контроля, вторые 13 входы узлов 1 соединены с

16у+2-ми входами узла 3 связи каждого из трех блоков 5, первые группы выходов 9к+1 первого 11, 9к+2,второго 12 и 9к+з, третьего

1з вычислительных узлов соединены соответственно с первой, второй и третьей группой входов, группой входов 4 блока . контроля, первый 14к+1 и второй 13к+1, третий 14K+2 и четвертый 13K+2, пятый 14K+3 и шестой 13к+з выходы которого соединены соответственно с первыми и вторыми входами первого 11, второго 12 и третьего 1з вычислительных узлов, третьи входы которых соединены с седьмым 11к+1 входом 4 блока контроля, BocbMQA 10K+1 выход KQTOpol o соединен с четвертыми входами вычислительных узлов 11 1 и 1З, вторые группы выходов которых соединены с группами входов 151, 152 и 15з мажоритарного 6 узла, группа выходов которого является информационной группой выходов системы, четвертая группа входов 12 каждого 4 блока контроля соединена с его девятым выходом и с соответствующей группой входов и выходов вычислительного узла 1 каждого из трех блоков 5н-2„.5Н. четвертая группа входов

12нд+1 4-го блока контроля соединена с его девятым выходом и с соответствующей

45 наковым адресам ячеек с целью упрощения

50 программ хранения, обработки и контроля.

После записи е память первой порции информации два блока триады переходят на программу последовательной выборки, по какому-либо периодическому закону, информации из некоторых одноименных ячеек и пересылки ее в регистр 25. Запись информгции в регистр 25 происходит по сигналам

В Ы В ОД 41, поступающим из магистрали 37, чтение регистра 25 и перезапись информации из него в регистр 26 происходит по

40 группой входов и выходов первого 11, второго 12 и третьего 1з вычислительных узлов. В системе блок сопряжения 2 реализован на базе устройства для сопряжения двух вычислительных блоков 2 и входящего в него блока 37. Узел ввода-вывода 3 реализован на базе блока связи 7. Мажоритарный узел может быть реализован на базе любых мажоржитарных элементов, Каждая триада вычислительных блоков подключена к одной группе 161...1бм внешних источников информации. Входы 231332 и 23з блоков контроля 4 подключены к кнопкам установки резерва, Выходы 10 блоков 4 соединяют с сигнализацией о неисправности, Один из блоков 5 каждой триады устанавливается в холодный резерв (путем подачи сигнала от кнопки установки резерва). Рабочие блоки каждой триады 51 — 5З „.

5н-2 — 5к производят сбор и обработку информации по одинаковым программам, хранящимся в вычислительных узлах 1 (алгоритм программы приведен на фиг.5).

Каждая триада блоков обработки информации имеет свою обслуживающую программу

П). В каждом блоке 5 обработки информации данные от одних и тех же внешних устройств 161...1блл (общее количество BY системы определяется величиной M x К(3) поступают в узел ввода-вывода 3, в которых формируются M — программно доступных флажков готовности и флаг исправности. Узлы 1 производят чтение флажков готовности, Обнаружив (по активному флажку) BY, готовое к обмену, узел 1 переходит на программу обслуживания этого BY. В соответствии с этой программой узел 1 осуществляет ввод "порции" информации из BY и вывод управляющих сигналов и вывод управляющих сигналов в BY через узел 3, Ввод информации в узлы 1 из BY триад производится синхронно по программным меткам от 3ВМ, привязанным к тактовым импульсам шины 12, причем период меток синхронизации должен быть меньше периода изменения выходных сигналов, Поступая из BY триад информация хранится в одинаковой области памяти узлов 1 по оди1795468

12 сигналам от генератора 24. На фиг,9 и 10 показаны адресный селектор буферного регистра и схема формирования управляющих сигналов СИА, ВЫВОД, СИП в процессоре.

В исходном состоянии выходы регистров 25 и 26 находятся в высокоимпедансном (одинаковом) состоянии и после операции записи на выходах 9 появится информация иэ одноименных ячеек памяти. Далее эта информация поступает в блок контроля 4, который, при обнаружении неисправности, отключит неисправный вычислительный узел 1 в блоке 5 и подключит резервный вычислительный блок, При этом блок 4 переведет по сигналу 11 прерывания исправные узлы 1 триады на программу повторного опроса BY (внешние устройства должны хранить порции информации до момента появления сигналов повторного опроса), Затем вычислительные узлы 1 произведут анализ наличия сигнала отключения и при отсутствии его (каналы 5 исправны) перейдут к сбору следующей порции информации, Закончив сбор информации, вычислительные узлы 1 приступят к ее обработке с пересылкой результата в одноименные ячейки области памяти, предназначенной для обмена результатами вычислений с устройствами следующей ступени.

Вычислительные блоки 1 „,1з (один из них находится в резерве) производят по одинаковым программам поочередной опрос (через блоки сопряжения 21„,2з, 2y), чтение и анализ флажков 13 неисправности в узлах 3. Блоки 11...1з, по результатам анализа, исключают из обращения (программно) неисправные блоки 5 и производят пересылку результатов обработки из памяти узлов 1 в свою память. Исключение из программного обращения неисправных блоков 5 позволяет при дальнейшей обработке (сортировке и т.д,) работать вычислительным блокам 11...1з только с откорректированной информацией, что дает возможность исключить дополнительные операции контроля, анализа, сравнения и т,д, получаемых результатов обработки и позволяет снизить затраты времени на общие программные операции. После сбора результатов первичной обработки вычислительные блоки 11...1З производят сортировку и окончательную обработку (проведение арифметических операций, редактирование, составление таблиц и т.д,) информации.

При этом вычислительные блоки 11...1з в определенные моменты времени, определяемые программами, формируют контрольные сообщения, которые пересылаются в регистры 25, 10

Перезапись информации в регистр 26 производится тактовым импульсом одновременно с чтением регистра 25. При отсутствии сигнала неисправности нэ линиях 10 информация с выходов регистров 26 поступает в мажоритарный узел, который формирует на информационном выходе код сообщения по методу голосования два из трех, Поочередное подключение блоков

11...1з к исправным каналам каждой триады, для их обслуживания в соответствии с алгоритмом (фиг.6), осуществляется блоком

8 арбитра магистрали с одновременным разрешением конфликтных ситуаций, возникающих между блоками сопряжения

2>...2з, 24...2к+4 при их одновременной попытке захвата магистрали, Расширитель магистрэли обеспечивает восстановление временных соотношений сигналов в магистрали.

Описание работы и структурные схемы блока сопряжения 2, блока ввода-вывода 3, расширителя 7 и арбитра магистрали 8 приведены в а,с. 1424024 (фиг.2...9).

Работа блока контроля одной из триад, например 4> (фиг,2) происходит следующим образом.

После включения питания оператор формирует сигналы СБРОС (например от кнопки), поступающие на входы установки в ноль триггеров 191...19 блока 4 (для упрощения рисунка сигналы СБРОС на фиг.2 не показаны). Информационные входы триггеров 19 „,19з соединены цепью "ОБЩ". Входы установки в единицу триггеров 19 ...19в установлены в нулевое состояние.

Перед началом работы оператор выбирает резервные каналы и нажатием кнопки выбора резервного канала подает на один иэ входов 231...23з сигнал низкого уровня (например, на вход23з, т.е, в триадах резервные каналы третьи — 5з, 56...5к). Триггер 19з устанавливается в единичное состояние и на выходе элемента НЕ 17з появляется сигнал низкого уровня, запрещающий прохождение сигналов через элементы И 182 и 18з.

В триаде работают вычислительные блоки

14 и 15, информация с выходов 9i и 92 поступает на входы элементов сравнения

221...22з, При равенстве информации(канал исправен) нэ выходе элеметов сравнения имеется потенциал низкого уровня, поступающий на выходы элементов И 181„,183.

Появление сигнала высокого уровня на выходе элементов сравнения 222 и 22з (неравенство входной информации, т.к. блок 16 не работает) не изменит состояния элементов

И 182 и 18з зэ счет наличия низкого уровня на выходе элемента НЕ 171. При появлении неисправноти в вычислительном блоке (на1795 1г;8 пример 51). при неравенстве информации на выходах 19> и 19, на выходе элемента сравнения 221 появится сигнал высокого ровня, который пройдет через элемент И

18, переведет триггер 9.> в единичное состояние и сформирует на выходе элемента

ИЛИ 20 сигнал неисправности высокого уровня, который, поступая на входы синхронизации триггеров 19 ...19з установит триггер 19з в нулевое состояние, сигнал с его выхода 14з поступит через элемент ИЛИ 27 в блок питания 28 и произведет включение блока 16.

На выходе элемента НЕ 17з появится потенциал высокого уровня, разрешающий прохождение сигналов через элементы

ИЛИ 18 и 18з, одновременно сигнал неисправности по цепи 10 поступит в систему сигнализации через инвертор 17 и элемент задержки 21, с Л t задержки > t включения, на вход элементов ИЛИ 40 блоков

1 ...1 . На выходах этих элементов сформируется сигнал прерывания по таймеру, который переведет вычислительные блоки 14...16 на программу повторного опроса BY, одновременно с этим сигнал в цепи 10 запретит чтение информации из регистра 2б. Блоки

14...16 произведут повторный опрос BY и на выходах элементов сравнения сформируются сигналы высокого уровня (в результате сравнения информации из неисправного блока 5i и исправного введенного в работу резервного канала). Сигнал высокого уровФормула изобретения

Система обработки информации, содержащая первый и второй вычислительные блоки, группу из Н вычислительных блоков, первый и второй блоки сопряжения. арбитр магистрали и расширитель магистрали, причем информационные входы-выходы первой группы первого вычислительного блока подключены соответственно к информацион н ым .входам-выходам первой групп ы первого блока сопряжения, информационные входы-выходы первой группы второго вычислительного блока подключены соответственно к информационным входам-выходам первой группы, второго блока сопряжения, информационные входы-выходы второй группы первого блока сопряжения, информационные входы-выходы второй группы второго блока сопряжения и информационные входы-выходы вычислительных блоков с первого по Н/2-й группы соединены через первую магистраль и подключены соответственно к информационным входам-выходам расширителя магистрали, информационные входы-выходы второй

«я с выхода элемента сравне«ия 22з, <ерез элемент И 183, произведет установку в единичное состояние триггер 19е и формирование на выходе элемента И 18> сигнала отключения высокого уровня. который по цепи 13 поступит в блок связи 3, где будет определяться как фла исправности, на вход элемента ИЛИ 29. где произведет останов вычислительного блока 14 и перевод его е режим связи с пультовым терминалом. Оператор, получив по цепи 10 сигнал о неисправности канала, нажатием кнопки в цепи

231 устанавливает его в резерв (заблокирует), нажатием кнопки СБРОС переведет триггеры 19 ...196 в нулевое состояние, запустит программы диагностики и ремонта неисправного блока обработки информации, определяет неисправный узел, оперативно заменяет его, тестирует отремонтированный канал и включает его в работу.

Таким образом, использование изобретения повышает достоверность обрабатываемой информации, эффективность ее обработки и надежность системы за счет проверки входной информации и передачи функций отказавших узлов блокам из ненагруженного резерва. Поступление на конечную обработку откорректированных данных позволит уменьшить время их обработки и выдачи для выполнения следующих операций. группы которого через вторую магистраль соединены соответственно с информационными входами-выходами первой группы вычислительных блоков с (Н/2 + 1)-го по Н-й и подключены соответственно к информационным входам-выходам арбитра магистрали, информационные входы-выходы групп с первой по Н-ю системы подключены соответственно к информационным входам-выходам вторых групп вычислительных блоков с первого по Н-й группы, при этом каждый вычислительный блок группы содержит узел сопряжения, вычислительный узел и узел ввода-вывода, причем в каждом вычислительном блоке группы информационные входы-выходы первой группы блока подключены соответственно к информационным входам-выходам первой группы узла сопряжения, информационные входы-выходы второй группы которого, подключены соответственно к информационным входам-выходам первой группы вычислительного узла, информационные входы-выходы второй группы которого подключены соответственно к информационным входам1795 68

ВЫХОДВМ ПЕРВОЙ ГРУППЫ УЗЛа ВВОДВ-ВЫВОДЭ информационные Входь -Выходы второй группы которого подключены соответственно к информационным входам-выходам второй группы блока, отличающаяся тем, что. с целью повышения надежности системы за счет передачи функций отказавших вычислительных блоков блокам из ненагруженного резерва и коррекции обрабатываемых данных, она содержит третий вычислительны блок, третий блок сопряжения, мажоритарный узел и с первого по (Н/3

+ 1)-й блоки контроля, при этом управляющие входы-выходы а-го, (а+1)-ro и (а+2)-го

Вычислительных блоков группы (где а-1,...,Н2) через (а+2)/3-ю магистраль управления подключены соответственно к входу запуска (а+2)/3-го блока контроля, информационные выходы а-го. (а+1)-го и (а+2)-го вычислительных блоков группы подключены соответственно к информационным входам первой, второй и третьей групп (а 2)/3-го блока контроля, первый, второй и третий выходы которого подключены соответственно к входам останова а-го, (a!1)-го и (а+2)-ro вычислительных блоков группы, четвертый, пятый и шестой выходы (а+2)/3-го блока контроля подключены к входам запуска à-ro, (а+1)-го и (а+2)-го вычислительных блоков группы. седьмой выход (а+2)/3-ro блока контроля подключен к управляющим входам а-го, (а+1)-го и (а+2)-го вычислительных блоков группы, восьмой выход (а+2)/3-го блока контроля подключен к входам прерывания а-ro, (а+1)-ro и (а+2)-го вычислительных блоков группы, информационные входы-выходы первой группь! третьего вычислительного блока подключены соответственно к информационным входам-выходам первой группы третьего блока сопряжения, информационные входы-выхо- ды второй группы которого через первую магистраль подключены к информационным входам-выходам вторых групп первого и второго вычислительных блоков, к информационным входам-выходам первых групп вычислительных блоков с первого по Н/2-й группы и к информационным входам-Bblxoдам первой группьl расширителя магистрали, информационные выходы первых групп первого, второго и третьего вычислительных блоков подключены соответственно к информационным входам первой, второй и третьей групп (Н /3 >- 1)-го блока контроля, информационные выходы второй грчппы первого, второго и третьего вычиcëè TBëüíûõ блоков подключены соответственно к информационным входам первой, второй и третьей групп мажоритарного узла, выходы которого подклю IB!Iы соств», с В HHo I . информационным Выходам сис емы. управляЮЩИЕ ВХОДЫ ВЫХОДЫ ПЕРВОГО, BTOPOI О И третьего вычислительных блоков через ((а 2)/3- 1)-ю магистраль управления соединены между собой и подключены сооTBBTcT венно к входу запуска (Н/3 - 1)-ro блока контроля, первый, второй и третий выходы которого подключены соответственно к входам останова первого, второго v, третьего вычислительных блоков, четвертый, пятый и шестой выходы (Н/3 + 1)-го блока контроля подключены соответственно к входам запуска первого, второго и третьего вычислител ных блоков, седьмой выход (Н/3 + 1)-го блока контроля подключен к управляющим входам первого, второго и третьеэ вычислительных блоков, восьмой выход (Н/3 +

1)-го блока контроля подключен к входам прерывания первого, второго и третьего вычислительных блоков, с первой по (Н/3 +

1)-ю группы входов задания резервных каналов системы подключены соответственно к информационным входам четвертых групп блоков контроля с первого по (Н/33 + 1)-й, при этом в каждом вычислительном блоке группы управляющий вход вычислительного блока подключен к входу запуска тестовых проверок вычислительного узла, вход прерывания вычислительного блока подключен к входу прерывания вычислительного узла, вход запуска вычислительного блока подключен к входу запуска вычислительного узла, вход останова вычислительного блока подключен к управляющему входу блока ввода-вывода и к входу останова вычислительного блока, управляющие входы-выходы группы которого подключены к управляющим входам-выходам вычислительного узла, причем каждый блок контроля содержит генератор тактовых импульсов, первый, второй и третий узлы сравнения, с первого по шестой триггеры, с первого по четвертый элементы НЕ, элемент задержки, с первого по шестой элементы И и элемент

ИЛИ, при этом в каждом блоке контроля информационные входы первой группы блока подключены соответственно к информационным входам первых групп первого и второго узлов сравнения, выходы которых подключены соответственно к первым входам первого и второго элементов И, информационные входы второй группы подключены соответственно к информационным входам второй группы первого узла сравнения и соответственно к информационным входам первой группы третьего узла сравнения, выход которого подключен к первому входу третьего элемента И. Выход ко1орого подключен к первому Входу эл» мента ИЛИ и к информационному I:,xc;„

18

1795468

17 первого триггера, выход которого подключен к первым входам четвертого и пятого элементов И, выходы которых подключены соответственно к второму и к третьему выходам блока, информационные входы третьей группы которого подключены соответственно к информационным входам вторых групп второго и третьего узлов сравнения, выход элемента ИЛИ подключен к входу первого элемента НЕ. к входам синхронизации второго. третьего и четвертого триггеров и к седьмому выходу блока контроля, первый, второй и третий информационные входы четвертой группы которого подключены соответственно к входам установки в "1" второго, третьего и четвертого триггеров, выход второго триггера подключен к пятому выходу блока и к входу второго элемента НЕ, выход которого подключен к вторым входам первого и третьего элементов И, выход первого элемента И подключен к второму входу элемента ИЛИ и к информационному входу пятого триггера, выход которого подключен к второму входу четвертого элемента И и к первому входу шестого элемента И, выход которого подключен к первому выходу блока, выход третьего триггера подключен к шестому выходу блока и ко входу третьего элемента НЕ, выход которого подключен к третьему входу третьего элемента И к второму входу второго элемента И, выход которого подключен к третьему входу элемента ИЛИ и к информационному входу шестого триггера, выход которого подключен к вторым входам пятого и шестого элементов И, выход четвертого триггера подключен к четвертому выходу блока и к входу четвертого элемента НЕ, выход которого подключен к третьим входам первого и второго элемента И, выход первого элемента НЕ подключен к входу элемента задержки, выход которого подключен к восьмому выходу блока, вход запуска которого подключен к входу запуска генератора тактовых импульсов, выход которого подключен к входам синхронизации первого, пятого и шестого триггеров.

1795468

3795468

1795468

Му /ал0, Уел мм лмю тз боклю/ать,г

Do us солага ислра8нос1канала 2мРиаоь/ анал ислраоен . пение инцоар ации иу меам 1ка//ала 1триади

0брадояка и лередача данних о регистрь/ Я7

АналцЗ сцаиалс/ оаклв /ениу налу3 фас%а ис//р06нос//г/1камла к/Зтриады анал исирсгаен

Чп8ние иирориаиии иЗ дтmu 1 анала. к13яриады

0fpn алла и лередача аннь/х 3 регистрв/ У7 налиЗ сигнала отклю9ЮФОЯ и жлмють г

АнатЗ p////ar ислрддмост

Ф1 канала,*/ триад канал испрааен

Чтение ин рормацим из мюля 1 наиала1 1 триад

0орайтка и //ерадачи

6аннья 3рВеистр,У7 нализ сиатра атклю уен lл ерехо ре,ии/ дЬд/ g ульто3ык тор//инс/лов

i //рогран/иа// дмаамотжя

1795468

1795458

Фиг 70

Составитель B,Потаренко

Н.Слободяник

Техред M,Moðãåíòàë Корректор

Редактор

Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101

Подписное

Заказ 431 Тираж тиям п и ГКНТ СССР

ВНИИПИ Государственного комитета по изобретениям и открытиям при

113035, Москва, Ж-35, Раушская наб„4/5

Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации Система обработки информации 

 

Похожие патенты:

Изобретение относится к автоматике и вычислительной технике и может быть использовано при создании машин баз данных , Целью изобретения является повышение быстродействия

Изобретение относится к вычислительной технике и может быть применено при построении соедста коммутации мультипроцессорных систем

Изобретение относится к вычислительной технике, в частности к системам обработки данных

Изобретение относится к вычислительной технике и может быть использовано для организации мультипроцессорной иерархической вычислительной системы

Изобретение относится к вычислительной технике и может быть использовано в локальных вычислительных сетях передачи данных

Изобретение относится к вычислительной технике и может быть использовано на центрах коммутации сетей передачи данных

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых многопроцессорных системах для распределения задач между процессорами

Изобретение относится к вычислительной технике и предназначено для использования в многопроцессорных вычислительных комплексах высокой производительности

Изобретение относится к вычислительной технике и может быть использовано в электронной цифровой вычислительной машине

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для связи процессоров с внешними устройствами, между процессорами, а также между процессорами и запоминающими устройствами

Изобретение относится к системам передачи стоимости товара при безналичных операциях

Изобретение относится к области операционной системы мультипроцессорных отказоустойчивых вычислительных систем

Изобретение относится к области цифровой вычислительной техники и может быть использовано при организации многомашинных комплексов и многопроцессорных систем

Изобретение относится к области вычислительной техники и предназначено для создания высокоскоростных систем обработки больших потоков данных в реальном режиме времени

Изобретение относится к области вычислительной технике и может быть использовано в цифровых вычислительных комплексах высокой производительности

Изобретение относится к вычислительной технике и может быть использовано при построении средств коммутации мультипроцессорных систем, абонентских систем связи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах

Изобретение относится к вычислительной технике и предназначено для образования коммуникационной линии связи между двумя устройствами
Наверх